JPH1167893A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1167893A JPH1167893A JP21731197A JP21731197A JPH1167893A JP H1167893 A JPH1167893 A JP H1167893A JP 21731197 A JP21731197 A JP 21731197A JP 21731197 A JP21731197 A JP 21731197A JP H1167893 A JPH1167893 A JP H1167893A
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Abstract
(57)【要約】
【課題】 トレンチ型素子分離領域を備える半導体装置
において、コンタクトホールが素子分離領域にかかる
と、コンタクトホールを埋め込む導電物と基板が短絡
し、リーク電流が流れるという問題がある。 【解決手段】 シリコン基板上に形成された素子分離用
トレンチ１４の側面のシリコン酸化膜２と、そのシリコ
ン酸化膜２上に形成されトレンチ１４を埋め込んだシリ
コン酸化膜１６の側壁のシリコン窒化膜１３と、シリコ
ン基板上に形成された拡散層１０及び配線層１２とを接
続するコンタクトホール１８とを備えたことを特徴とす
る。
において、コンタクトホールが素子分離領域にかかる
と、コンタクトホールを埋め込む導電物と基板が短絡
し、リーク電流が流れるという問題がある。 【解決手段】 シリコン基板上に形成された素子分離用
トレンチ１４の側面のシリコン酸化膜２と、そのシリコ
ン酸化膜２上に形成されトレンチ１４を埋め込んだシリ
コン酸化膜１６の側壁のシリコン窒化膜１３と、シリコ
ン基板上に形成された拡散層１０及び配線層１２とを接
続するコンタクトホール１８とを備えたことを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、素子分離がトレンチ型の半導
体装置及びその製造方法に関する。
の製造方法に関し、特に、素子分離がトレンチ型の半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置、例えば、一個の
ＭＯＳトランジスタと一個のキャパシタにより構成され
るＤＲＡＭは、高集積化の一途を辿っている。高集積化
に伴い拡散層の面積は小さくなり、その拡散層と配線と
を接続するコンタクトを拡散層からはみ出すことなく形
成することが難しくなってきている。そのため、コンタ
クトが拡散層から外れ、即ちコンタクトが素子分離領域
にかかることが頻出するようになってきている。一般
に、コンタクトが形成させる層間絶縁膜は、酸化膜であ
り、また、素子分離領域を形成する膜も酸化膜から形成
される。従って、コンタクトホールが素子分離領域にか
かると、その素子分離領域がエッチングされ、素子分離
領域下の半導体基板や拡散層が露出される。その結果、
そのコンタクトに埋め込まれる導電物と半導体基板や拡
散層、又は他の導電物と短絡し、素子分離特性が悪化す
るという問題がある。
ＭＯＳトランジスタと一個のキャパシタにより構成され
るＤＲＡＭは、高集積化の一途を辿っている。高集積化
に伴い拡散層の面積は小さくなり、その拡散層と配線と
を接続するコンタクトを拡散層からはみ出すことなく形
成することが難しくなってきている。そのため、コンタ
クトが拡散層から外れ、即ちコンタクトが素子分離領域
にかかることが頻出するようになってきている。一般
に、コンタクトが形成させる層間絶縁膜は、酸化膜であ
り、また、素子分離領域を形成する膜も酸化膜から形成
される。従って、コンタクトホールが素子分離領域にか
かると、その素子分離領域がエッチングされ、素子分離
領域下の半導体基板や拡散層が露出される。その結果、
そのコンタクトに埋め込まれる導電物と半導体基板や拡
散層、又は他の導電物と短絡し、素子分離特性が悪化す
るという問題がある。
【０００３】このような問題を解決する半導体装置及び
その製造方法が、特開平５ー９５０４４号公報に提供さ
れている。以下、図５を参照してその半導体装置及びそ
の製造方法について説明する。
その製造方法が、特開平５ー９５０４４号公報に提供さ
れている。以下、図５を参照してその半導体装置及びそ
の製造方法について説明する。
【０００４】半導体基板にトレンチ（溝）１４を形成
し、そのトレンチ１４の表面に熱酸化膜２を形成する。
その後、チャンネルストッパ層７を形成し、トレンチ１
４の中に多結晶シリコン膜３を充填する。次に、多結晶
シリコン膜３の表面にシリコン窒化膜５を形成する。そ
の後、シリコン窒化膜５上にフィールド酸化膜６を形成
する。このあと、ゲート酸化膜８を形成した後、ゲート
電極９を形成する。このゲート電極９をマスクとしてイ
オンを打ち込みソース・ドレイン拡散層１０を形成す
る。次に、層間絶縁膜１１を堆積した後、コンタクトホ
ール１４を形成する。この場合、コンタクトホール１４
は、素子分離領域上にかかるように形成されている。最
後に、配線電極１２が形成される。
し、そのトレンチ１４の表面に熱酸化膜２を形成する。
その後、チャンネルストッパ層７を形成し、トレンチ１
４の中に多結晶シリコン膜３を充填する。次に、多結晶
シリコン膜３の表面にシリコン窒化膜５を形成する。そ
の後、シリコン窒化膜５上にフィールド酸化膜６を形成
する。このあと、ゲート酸化膜８を形成した後、ゲート
電極９を形成する。このゲート電極９をマスクとしてイ
オンを打ち込みソース・ドレイン拡散層１０を形成す
る。次に、層間絶縁膜１１を堆積した後、コンタクトホ
ール１４を形成する。この場合、コンタクトホール１４
は、素子分離領域上にかかるように形成されている。最
後に、配線電極１２が形成される。
【０００５】以上の方法により作成された装置は、多結
晶シリコン３上に窒化膜５が、その上にフィールド酸化
膜６が存在している。そのため、コンタクトホール１４
がフィールド酸化膜６に係るように形成され、そのフィ
ールド酸化膜６がエッチングされても、窒化膜５がエッ
チングストッパとなり、多結晶シリコン３と配線電極１
２が短絡しないという効果を奏する。
晶シリコン３上に窒化膜５が、その上にフィールド酸化
膜６が存在している。そのため、コンタクトホール１４
がフィールド酸化膜６に係るように形成され、そのフィ
ールド酸化膜６がエッチングされても、窒化膜５がエッ
チングストッパとなり、多結晶シリコン３と配線電極１
２が短絡しないという効果を奏する。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな装置は、次の点で問題がある。窒化膜５と拡散層１
０の間に熱酸化膜２があり、その膜上に直接配線電極１
２が形成された構成となっている。そのため、コンタク
トホール形成時にその熱酸化膜２がエッチングされ、図
６に示すように、コンタクトの底部が拡散層１０を介す
ることなく直接基板１に接する。従って、リーク電流が
大きくなり装置の特性を悪化させるという問題点を包含
している。
うな装置は、次の点で問題がある。窒化膜５と拡散層１
０の間に熱酸化膜２があり、その膜上に直接配線電極１
２が形成された構成となっている。そのため、コンタク
トホール形成時にその熱酸化膜２がエッチングされ、図
６に示すように、コンタクトの底部が拡散層１０を介す
ることなく直接基板１に接する。従って、リーク電流が
大きくなり装置の特性を悪化させるという問題点を包含
している。
【０００７】
【課題を解決するための手段】本発明の目的は、コンタ
クトホールの位置ずれが生じてもリーク電流の生じない
半導体装置を提供することにある。
クトホールの位置ずれが生じてもリーク電流の生じない
半導体装置を提供することにある。
【０００８】また、本発明の目的は、その装置の製造方
法を提供することにある。
法を提供することにある。
【０００９】本発明の半導体装置は、トレンチ型素子分
離を有する半導体装置において、トレンチの内側に第１
の絶縁膜を有し、トレンチの周縁部の第１の絶縁膜がエ
ッチングされるのを防止する第２の絶縁膜を備えること
を特徴とする。
離を有する半導体装置において、トレンチの内側に第１
の絶縁膜を有し、トレンチの周縁部の第１の絶縁膜がエ
ッチングされるのを防止する第２の絶縁膜を備えること
を特徴とする。
【００１０】また、本発明の半導体装置の製造方法は、
トレンチ型素子分離を有する半導体装置の製造方法にお
いて、トレンチの内壁の表面に第１の絶縁膜を形成する
工程と、トレンチの周縁部の第１の絶縁膜を覆うように
第２の絶縁膜を形成する工程を有し、第２絶縁膜により
前記トレンチの周縁部の第１の絶縁膜がエッチングされ
るのを防止することを特徴とする。
トレンチ型素子分離を有する半導体装置の製造方法にお
いて、トレンチの内壁の表面に第１の絶縁膜を形成する
工程と、トレンチの周縁部の第１の絶縁膜を覆うように
第２の絶縁膜を形成する工程を有し、第２絶縁膜により
前記トレンチの周縁部の第１の絶縁膜がエッチングされ
るのを防止することを特徴とする。
【００１１】本発明によれば、コンタクトが設計より大
きくなったり、素子領域に対して位置がずれて一部がト
レンチに掛かっても、トレンチ側壁の絶縁膜がエッチン
グされることがない。そのため、コンタクトホール形成
のためのエッチングを充分に行うことができ、エッチン
グ不足のため配線電極と拡散層とが電気的に非接続にな
ることがない。換言すれば、コンタクトの開口径の寸法
制御や素子領域に対する位置ずれ精度をコンタクトエッ
チングのマスク分だけ緩めることができる。
きくなったり、素子領域に対して位置がずれて一部がト
レンチに掛かっても、トレンチ側壁の絶縁膜がエッチン
グされることがない。そのため、コンタクトホール形成
のためのエッチングを充分に行うことができ、エッチン
グ不足のため配線電極と拡散層とが電気的に非接続にな
ることがない。換言すれば、コンタクトの開口径の寸法
制御や素子領域に対する位置ずれ精度をコンタクトエッ
チングのマスク分だけ緩めることができる。
【００１２】
【実施の形態】本発明の前記並びにその他の目的、特
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
徴、および効果をより明確にすべく、以下図面を用いて
本発明の実施の形態につき詳述する。
【００１３】図１（ａ）は、第１の実施の形態に係わる
半導体装置の断面図であり、図１（ｂ）は、その断面図
に対応する平面図である。図１（ｂ）のＡーＡ’線にお
ける断面図が図１（ａ）である。
半導体装置の断面図であり、図１（ｂ）は、その断面図
に対応する平面図である。図１（ｂ）のＡーＡ’線にお
ける断面図が図１（ａ）である。
【００１４】半導体基板１上には、素子活性領域とその
活性領域を区画する素子分離領域が形成されている。そ
の素子分離領域には、トレンチ１４と、そのトレンチ１
４の側壁に形成された第１の絶縁膜２と、トレンチ１４
の底部に形成されたチャネルストッパ層７と、トレンチ
を埋込且つ半導体基板１上に突き出た部分を備える埋込
層１６と、半導体基板１の表面に形成された絶縁膜１５
と、埋込層１６の突き出た部分の側面に形成され、後述
する層間絶縁膜１１と材質の異なる絶縁膜１３とが形成
されている。一方、素子活性領域には、絶縁膜８と、絶
縁膜８の所望の領域上に形成された電極９と、少なくと
も電極９と素子分離領域の間に形成された不純物拡散層
１０とが形成されている。また、半導体基板１上には、
不純物拡散層１０上を開口するコンタクトホール１８を
有する層間絶縁膜１１と、コンタクトホール１８内を埋
込かつ層間絶縁膜上を延在する配線電極１２が形成され
ている。
活性領域を区画する素子分離領域が形成されている。そ
の素子分離領域には、トレンチ１４と、そのトレンチ１
４の側壁に形成された第１の絶縁膜２と、トレンチ１４
の底部に形成されたチャネルストッパ層７と、トレンチ
を埋込且つ半導体基板１上に突き出た部分を備える埋込
層１６と、半導体基板１の表面に形成された絶縁膜１５
と、埋込層１６の突き出た部分の側面に形成され、後述
する層間絶縁膜１１と材質の異なる絶縁膜１３とが形成
されている。一方、素子活性領域には、絶縁膜８と、絶
縁膜８の所望の領域上に形成された電極９と、少なくと
も電極９と素子分離領域の間に形成された不純物拡散層
１０とが形成されている。また、半導体基板１上には、
不純物拡散層１０上を開口するコンタクトホール１８を
有する層間絶縁膜１１と、コンタクトホール１８内を埋
込かつ層間絶縁膜上を延在する配線電極１２が形成され
ている。
【００１５】以上の構成によれば、コンタクトホール１
８が素子分離領域上に掛かっても絶縁膜１３が形成され
ているために、トレンチ１４の側面に形成された第１の
絶縁膜２がコンタクトホール形成時に曝され、エッチン
グされる可能性が減るという効果を奏する。
８が素子分離領域上に掛かっても絶縁膜１３が形成され
ているために、トレンチ１４の側面に形成された第１の
絶縁膜２がコンタクトホール形成時に曝され、エッチン
グされる可能性が減るという効果を奏する。
【００１６】以下、第１の実施の形態の実施例につき詳
述する。
述する。
【００１７】基板不純物濃度が１０Ｅ１７／ｃｍ３程度
のｐ型シリコン基板１上に、素子分離領域には、深さ３
００nm程度のトレンチ１４が形成され、その側面には、
熱酸化で形成された厚さ２０nm程度のシリコン酸化膜２
があり、その内部には、シリコン酸化膜１６が埋め込ま
れている。更に、そのトレンチ１４の底部には、ｐ型不
純物濃度が５Ｅ１７／cm３程度のチャネルストッパ層７
が存在する。シリコン基板１表面より例えば１００nm程
度突き出たシリコン酸化膜１６の側面には、シリコン窒
化膜１３が形成されている。尚、シリコン窒化膜１３の
厚さはシリコン酸化膜２の厚さ以上が必要であるのが好
ましい。この厚さであれば、基板表面付近のシリコン酸
化膜２を完全にシリコン窒化膜２で覆うことが出来る。
また、素子活性領域には厚さ１０nm程度のゲート酸化膜
８を介して厚さ１５０nm程度のゲート電極９があり、そ
の他の領域には不純物濃度が１０Ｅ２０／cm３程度のｎ
型拡散層１０がある。配線電極１２は、キャパシタの下
部電極である。また、ビット線でもよい。
のｐ型シリコン基板１上に、素子分離領域には、深さ３
００nm程度のトレンチ１４が形成され、その側面には、
熱酸化で形成された厚さ２０nm程度のシリコン酸化膜２
があり、その内部には、シリコン酸化膜１６が埋め込ま
れている。更に、そのトレンチ１４の底部には、ｐ型不
純物濃度が５Ｅ１７／cm３程度のチャネルストッパ層７
が存在する。シリコン基板１表面より例えば１００nm程
度突き出たシリコン酸化膜１６の側面には、シリコン窒
化膜１３が形成されている。尚、シリコン窒化膜１３の
厚さはシリコン酸化膜２の厚さ以上が必要であるのが好
ましい。この厚さであれば、基板表面付近のシリコン酸
化膜２を完全にシリコン窒化膜２で覆うことが出来る。
また、素子活性領域には厚さ１０nm程度のゲート酸化膜
８を介して厚さ１５０nm程度のゲート電極９があり、そ
の他の領域には不純物濃度が１０Ｅ２０／cm３程度のｎ
型拡散層１０がある。配線電極１２は、キャパシタの下
部電極である。また、ビット線でもよい。
【００１８】図２は、第１の実施の形態の製造方法を説
明するための図面である。以下、その製造法を説明す
る。なお、この図は、説明を簡略するために図１の素子
分離領域を抽出したものである。
明するための図面である。以下、その製造法を説明す
る。なお、この図は、説明を簡略するために図１の素子
分離領域を抽出したものである。
【００１９】図２（ａ）に示すように、半導体基板１上
に絶縁膜１５を形成し、その上に選択的にマスク膜４を
形成する。図２（ｂ）に示すように、マスク膜４をマス
クとして半導体基板１をエッチングしトレンチ１４を形
成する。図２（ｃ）に示すように、トレンチ１４の側面
及び底面に絶縁膜２を形成する。次に、絶縁膜２越しに
不純物を注入しチャネルストッパ層７を形成する。図２
（ｄ）に示すように、トレンチ１４の内部を絶縁膜１６
で埋める。図２（ｅ）に示すように、半導体基板１の表
面を突き出るように絶縁膜１６を除去する。図２（ｆ）
に示すように、マスク膜４を除去する。図２（ｇ）に示
すように、後述する層間絶縁膜と材質の異なる、より好
ましくは、層間絶縁膜よりもエッチングされにくい絶縁
膜１３を形成する。図２（ｈ）に示すように、絶縁膜１
３をエッチバックして絶縁膜１６の側面にサイドウォー
ルを形成する。
に絶縁膜１５を形成し、その上に選択的にマスク膜４を
形成する。図２（ｂ）に示すように、マスク膜４をマス
クとして半導体基板１をエッチングしトレンチ１４を形
成する。図２（ｃ）に示すように、トレンチ１４の側面
及び底面に絶縁膜２を形成する。次に、絶縁膜２越しに
不純物を注入しチャネルストッパ層７を形成する。図２
（ｄ）に示すように、トレンチ１４の内部を絶縁膜１６
で埋める。図２（ｅ）に示すように、半導体基板１の表
面を突き出るように絶縁膜１６を除去する。図２（ｆ）
に示すように、マスク膜４を除去する。図２（ｇ）に示
すように、後述する層間絶縁膜と材質の異なる、より好
ましくは、層間絶縁膜よりもエッチングされにくい絶縁
膜１３を形成する。図２（ｈ）に示すように、絶縁膜１
３をエッチバックして絶縁膜１６の側面にサイドウォー
ルを形成する。
【００２０】次に、第１の実施の形態の製造方法の実施
例につき説明する。
例につき説明する。
【００２１】図２（ａ）に示すように、ｐ型シリコン基
板１上に熱酸化膜によって厚さ２０nm程度のシリコン酸
化膜１５を形成し、その上に減圧化学気相成長法（ＬＰ
ＣＶＤ）によって、厚さ３００nm程度のシリコン窒化膜
４を形成する。このシリコン窒化膜４の厚さは、後に形
成するシリコン酸化膜２の厚さと化学的機械的研磨法
（ＣＭＰ）でシリコン窒化膜４が研磨される厚さとの合
計より大きい方がよい。そのシリコン窒化膜４をリソグ
ラフィによってパターニングされたレジスト膜（図示せ
ず）をマスクに異方性ドライエッチングされる。その後
レジスト膜を除去する。図２（ｂ）に示すように、シリ
コン窒化膜４をマスクとしてシリコン基板基板１をエッ
チングし深さ３００nm程度のトレンチ１４を形成する。
図２（ｃ）に示すように、熱酸化によってトレンチ１４
の側面及び底面に厚さ２０nm程度のシリコン酸化膜２を
形成する。次に、シリコン酸化膜２越しに１０Ｅ１８／
cm2程度のボロン（ホウ素）のイオン注入を行いをチャ
ネルストッパ層７を形成する。図２（ｄ）に示すよう
に、トレンチ１４の内部をＣＶＤにより厚さ６００nm程
度のシリコン酸化膜１６で埋める。なお、シリコン酸化
膜１６の厚さは、ＣＭＰ後に、シリコン酸化膜１５上に
突き出る部分の厚さが、トレンチ１４側壁のシリコン酸
化膜２の厚さ以上である必要がある。図２（ｅ）に示す
ように、シリコン窒化膜４が表面に露出するまで、且つ
トレンチ１４側壁のシリコン酸化膜２の厚さ以上基板表
面からシリコン酸化膜１６が突き出ているようにシリコ
ン酸化膜１６をＣＭＰにより研磨する。図２（ｆ）に示
すように、シリコン窒化膜４をリン酸により除去する。
図２（ｇ）に示すように、ＬＰＣＶＤにより厚さ１００
mn程度のシリコン窒化膜１３を形成する。なお、シリコ
ン窒化膜１３の厚さは、シリコン酸化膜２の厚さより大
きい必要がある。図２（ｈ）に示すように、シリコン窒
化膜１３をドライエッチングでエッチバックし、シリコ
ン酸化膜１６の側面、シリコン酸化膜２の上部にシリコ
ン窒化膜１３からなるサイドウォールを形成する。
板１上に熱酸化膜によって厚さ２０nm程度のシリコン酸
化膜１５を形成し、その上に減圧化学気相成長法（ＬＰ
ＣＶＤ）によって、厚さ３００nm程度のシリコン窒化膜
４を形成する。このシリコン窒化膜４の厚さは、後に形
成するシリコン酸化膜２の厚さと化学的機械的研磨法
（ＣＭＰ）でシリコン窒化膜４が研磨される厚さとの合
計より大きい方がよい。そのシリコン窒化膜４をリソグ
ラフィによってパターニングされたレジスト膜（図示せ
ず）をマスクに異方性ドライエッチングされる。その後
レジスト膜を除去する。図２（ｂ）に示すように、シリ
コン窒化膜４をマスクとしてシリコン基板基板１をエッ
チングし深さ３００nm程度のトレンチ１４を形成する。
図２（ｃ）に示すように、熱酸化によってトレンチ１４
の側面及び底面に厚さ２０nm程度のシリコン酸化膜２を
形成する。次に、シリコン酸化膜２越しに１０Ｅ１８／
cm2程度のボロン（ホウ素）のイオン注入を行いをチャ
ネルストッパ層７を形成する。図２（ｄ）に示すよう
に、トレンチ１４の内部をＣＶＤにより厚さ６００nm程
度のシリコン酸化膜１６で埋める。なお、シリコン酸化
膜１６の厚さは、ＣＭＰ後に、シリコン酸化膜１５上に
突き出る部分の厚さが、トレンチ１４側壁のシリコン酸
化膜２の厚さ以上である必要がある。図２（ｅ）に示す
ように、シリコン窒化膜４が表面に露出するまで、且つ
トレンチ１４側壁のシリコン酸化膜２の厚さ以上基板表
面からシリコン酸化膜１６が突き出ているようにシリコ
ン酸化膜１６をＣＭＰにより研磨する。図２（ｆ）に示
すように、シリコン窒化膜４をリン酸により除去する。
図２（ｇ）に示すように、ＬＰＣＶＤにより厚さ１００
mn程度のシリコン窒化膜１３を形成する。なお、シリコ
ン窒化膜１３の厚さは、シリコン酸化膜２の厚さより大
きい必要がある。図２（ｈ）に示すように、シリコン窒
化膜１３をドライエッチングでエッチバックし、シリコ
ン酸化膜１６の側面、シリコン酸化膜２の上部にシリコ
ン窒化膜１３からなるサイドウォールを形成する。
【００２２】その後の工程は、図示しないが、図１に示
されるとおり、シリコン酸化膜１５の露出している部分
をドライエッチングで除去し、熱酸化によってゲート酸
化膜８を形成し、その上面にゲート電極９を形成し、イ
オン注入によって拡散層１０を形成し、ＣＶＤにより層
間絶縁膜１１を形成する。拡散層１０の一部を露出する
様に層間絶縁膜１１をドライエッチングし、コンタクト
ホール１８を形成する。この時、コンタクトホール１８
の位置が拡散層１０からずれてシリコン酸化膜２上にな
っても、シリコン窒化間１３がエッチングマスクとなる
のでシリコン酸化膜２がエッチングされてシリコン基板
１が露出することはない。最後に配線電極１２を形成す
る。
されるとおり、シリコン酸化膜１５の露出している部分
をドライエッチングで除去し、熱酸化によってゲート酸
化膜８を形成し、その上面にゲート電極９を形成し、イ
オン注入によって拡散層１０を形成し、ＣＶＤにより層
間絶縁膜１１を形成する。拡散層１０の一部を露出する
様に層間絶縁膜１１をドライエッチングし、コンタクト
ホール１８を形成する。この時、コンタクトホール１８
の位置が拡散層１０からずれてシリコン酸化膜２上にな
っても、シリコン窒化間１３がエッチングマスクとなる
のでシリコン酸化膜２がエッチングされてシリコン基板
１が露出することはない。最後に配線電極１２を形成す
る。
【００２３】図３は、本発明の第２の実施の形態を半導
体装置を示す図面である。
体装置を示す図面である。
【００２４】素子分離領域のトレンチ１４内壁のシリコ
ン酸化膜２の内壁に更にシリコン酸化膜２と材質の異な
る、より好ましくはシリコン酸化膜よりもエッチングさ
れにくい絶縁膜１７、例えば、シリコン窒化膜１７が厚
さ２０nm程度形成されている。更に、シリコン酸化膜１
６のシリコン酸化膜１５より突き出ている部分の厚さと
シリコン窒化膜１３の厚さが、トレンチ１４側壁のシリ
コン窒化膜１７とシリコン酸化膜２との厚さが合計以上
である。それ以外は第１の実施例と同様である。ここ
で、コンタクトホール１８は、拡散層１０から第１の実
施例以上に外れているが、その孔は、トレンチ１４内壁
のシリコン窒化膜１７で止まっており、トレンチ１４を
貫いてシリコン基板１が露出しない。従って、トレンチ
１４内壁のシリコン窒化膜１７がエッチングマスクとな
るので、第１の実施例に比べて更にコンタクトホール１
８の開口径寸法の制御や位置精度を緩めることが出来
る。
ン酸化膜２の内壁に更にシリコン酸化膜２と材質の異な
る、より好ましくはシリコン酸化膜よりもエッチングさ
れにくい絶縁膜１７、例えば、シリコン窒化膜１７が厚
さ２０nm程度形成されている。更に、シリコン酸化膜１
６のシリコン酸化膜１５より突き出ている部分の厚さと
シリコン窒化膜１３の厚さが、トレンチ１４側壁のシリ
コン窒化膜１７とシリコン酸化膜２との厚さが合計以上
である。それ以外は第１の実施例と同様である。ここ
で、コンタクトホール１８は、拡散層１０から第１の実
施例以上に外れているが、その孔は、トレンチ１４内壁
のシリコン窒化膜１７で止まっており、トレンチ１４を
貫いてシリコン基板１が露出しない。従って、トレンチ
１４内壁のシリコン窒化膜１７がエッチングマスクとな
るので、第１の実施例に比べて更にコンタクトホール１
８の開口径寸法の制御や位置精度を緩めることが出来
る。
【００２５】図４は、本発明の第２の実施の形態の半導
体装置の製造方法を示す図面である。この図面も、説明
を簡略化するために素子分離領域を抽出した図面であ
る。
体装置の製造方法を示す図面である。この図面も、説明
を簡略化するために素子分離領域を抽出した図面であ
る。
【００２６】図２（ｃ）の工程の後、図４（ａ）に示す
ように、シリコン酸化膜２及びシリコン窒化膜４の表面
上にＬＰＣＶＤによりシリコン窒化膜１７を形成し、そ
のシリコン窒化膜１７上にＣＶＤによりシリコン酸化膜
１６を形成する。次に、図４（ｂ）に示すように、シリ
コン酸化膜１６及びシリコン窒化膜１７をエッチバック
する。図４（ｃ）に示すように、シリコン窒化膜４とシ
リコン酸化膜１６のうち、露出した部分の側壁に存在す
るシリコン窒化膜１７を除去する。図４（ｄ）に示すよ
うに、表面上に窒化シリコン膜１３を形成する。その
後、その膜のエッチバックを行い図４（ｅ）に示すよう
に、サイドウォール１３を形成する。なお、各工程の条
件は、第１の実施例の各工程の条件と同じであり、その
後の工程も第１の実施例と同一であるので説明を省略す
る。
ように、シリコン酸化膜２及びシリコン窒化膜４の表面
上にＬＰＣＶＤによりシリコン窒化膜１７を形成し、そ
のシリコン窒化膜１７上にＣＶＤによりシリコン酸化膜
１６を形成する。次に、図４（ｂ）に示すように、シリ
コン酸化膜１６及びシリコン窒化膜１７をエッチバック
する。図４（ｃ）に示すように、シリコン窒化膜４とシ
リコン酸化膜１６のうち、露出した部分の側壁に存在す
るシリコン窒化膜１７を除去する。図４（ｄ）に示すよ
うに、表面上に窒化シリコン膜１３を形成する。その
後、その膜のエッチバックを行い図４（ｅ）に示すよう
に、サイドウォール１３を形成する。なお、各工程の条
件は、第１の実施例の各工程の条件と同じであり、その
後の工程も第１の実施例と同一であるので説明を省略す
る。
【００２７】以上示し実施例は本発明を適用する一例で
あり、本発明の趣旨に沿うものであれば、本発明は以上
で示した実施例に限らず有効である。
あり、本発明の趣旨に沿うものであれば、本発明は以上
で示した実施例に限らず有効である。
【００２８】
【発明の効果】以上説明したように、本発明は、コンタ
クト若しくはコンタクトホールが素子領域に対してずれ
て一部が素子分離領域トレンチに掛かっても、素子分離
領域トレンチの側壁にシリコン窒化膜がエッチングされ
ることがない。したがって、コンタクトのエッチングが
充分に行え、エッチング不足のため配線層と拡散層とが
電気的に非接触になることがない。換言すれば、コンタ
クトの開口径寸法制御や素子領域に対する位置ずれ精度
をコンタクトエッチングのマスクの分だけ緩めることが
出来る。それ故、本発明によれば、信頼性と生産性が高
く高集積化に適した微細な半導体装置、例えば、半導体
記憶装置を製造することが出来る。
クト若しくはコンタクトホールが素子領域に対してずれ
て一部が素子分離領域トレンチに掛かっても、素子分離
領域トレンチの側壁にシリコン窒化膜がエッチングされ
ることがない。したがって、コンタクトのエッチングが
充分に行え、エッチング不足のため配線層と拡散層とが
電気的に非接触になることがない。換言すれば、コンタ
クトの開口径寸法制御や素子領域に対する位置ずれ精度
をコンタクトエッチングのマスクの分だけ緩めることが
出来る。それ故、本発明によれば、信頼性と生産性が高
く高集積化に適した微細な半導体装置、例えば、半導体
記憶装置を製造することが出来る。
【図１】本発明の第１の実施の形態の半導体装置の模式
断面図である。
断面図である。
【図２】本発明の第１の実施の形態の半導体装置の製造
方法の工程を示す模式断面図である。
方法の工程を示す模式断面図である。
【図３】本発明の第２の実施の形態の半導体装置の模式
断面図である。
断面図である。
【図４】本発明の第１の実施の形態の半導体装置の製造
方法の工程を示す模式断面図である。
方法の工程を示す模式断面図である。
【図５】本発明の従来例の半導体装置の模式断面図であ
る。
る。
【図６】本発明の従来例の半導体装置の問題点を示す模
式断面図である。
式断面図である。
１ シリコン基板 ２、１５、１６ シリコン酸化膜 ３ 多結晶シリコン ４、５、１３、１７ シリコン窒化膜 ６ フィールド酸化膜 ７ チャンネルストッパ層 ８ ゲート酸化膜 ９ ゲート電極 １０ 拡散層 １１ 層間絶縁膜 １２ 配線電極 １４ トレンチ コンタクトホール
Claims (8)
- 【請求項１】 トレンチ型素子分離を有する半導体装置
において、前記トレンチの内側に第１の絶縁膜を有し、
該トレンチの周縁部の第１の絶縁膜がエッチングされる
のを防止する第２の絶縁膜を備えることを特徴とする半
導体装置。 - 【請求項２】 半導体基板と、前記半導体基板上に形成
された拡散層と、前記拡散層と近接して設けられたトレ
ンチ型素子分離と、該トレンチ内部の表面に形成された
第１の絶縁膜と、前記拡散層と接する前記第１の絶縁膜
上を覆うように形成された第２の絶縁膜とを有し、前記
第２の絶縁膜により前記拡散層と接する前記第１の絶縁
膜がエッチングされるのを防止することを特徴とする半
導体装置。 - 【請求項３】 トレンチ型素子分離を有する半導体装置
の製造方法において、該トレンチの内壁の表面に第１の
絶縁膜を形成する工程と、前記トレンチの周縁部の前記
第１の絶縁膜を覆うように第２の絶縁膜を形成する工程
を有し、前記第２絶縁膜により前記トレンチの周縁部の
前記第１の絶縁膜がエッチングされるのを防止すること
を特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板を選択的にエッチングしてト
レンチを形成する工程と、前記トレンチの内壁に第１の
絶縁膜を形成する工程と、前記トレンチを埋込み且つ前
記トレンチ上に前記半導体基板の表面よりも突き出た突
出部を形成する工程と、前記突出部の側面にサイドウォ
ールを形成する工程と有することを特徴とする半導体装
置の製造方法。 - 【請求項５】 前記第１の絶縁膜はシリコン酸化膜であ
り、前記サイドウォールはシリコン窒化膜であることを
特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 半導体基板上に第１のシリコン酸化膜を
形成する工程と、前記第１のシリコン酸化膜上に第１の
シリコン窒化膜を形成する工程と、前記第１のシリコン
窒化膜をマスクとして前記第１のシリコン酸化膜及び半
導体基板をエッチングして前記半導体基板内にトレンチ
を形成する工程と、前記トレンチの内側に第２のシリコ
ン酸化膜を形成する工程と、前記トレンチ内を埋込且つ
前記第１のシリコン窒化膜上に第３のシリコン酸化膜を
形成する工程と、前記第１のシリコン窒化膜の表面と高
さが一致するように前記第３のシリコン酸化膜を除去す
る工程と、前記第１のシリコン窒化膜を除去する工程
と、前記第１のシリコン酸化膜及び前記第３のシリコン
酸化膜の表面に第２のシリコン窒化膜を形成する工程
と、前記第２のシリコン窒化膜をエッチバックして前記
第３のシリコン酸化膜の側面にサイドウォールを形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項７】 半導体基板上に第１のシリコン酸化膜を
形成する工程と、前記第１のシリコン酸化膜上に第１の
シリコン窒化膜を形成する工程と、前記第１のシリコン
窒化膜をマスクとして前記第１のシリコン酸化膜及び半
導体基板をエッチングして前記半導体基板内にトレンチ
を形成する工程と、前記トレンチの内側に第２のシリコ
ン酸化膜を形成する工程と、前記第２のシリコン酸化膜
及び前記第１のシリコン窒化膜の表面に第２のシリコン
窒化膜を形成する工程と、前記トレンチ内を埋込且つ前
記第２のシリコン窒化膜上に第３のシリコン酸化膜を形
成する工程と、前記第１のシリコン窒化膜の表面と高さ
が一致するように前記第３のシリコン酸化膜及び前記第
２のシリコン窒化膜を除去する工程と、前記第１のシリ
コン窒化膜及び前記半導体基板上に露出した前記第２の
シリコン窒化膜を除去する工程と、前記第３のシリコン
酸化膜の表面から前記第１のシリコン酸化膜に渡って第
３のシリコン窒化膜で覆う工程と、前記第３のシリコン
酸化膜をエッチバックして前記第３のシリコン酸化膜の
側面にサイドウォールを形成する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項８】 前記サイドウォールは、前記第２のシリ
コン酸化膜よりも厚いことを特徴とする請求項６又は７
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21731197A JPH1167893A (ja) | 1997-08-12 | 1997-08-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21731197A JPH1167893A (ja) | 1997-08-12 | 1997-08-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167893A true JPH1167893A (ja) | 1999-03-09 |
Family
ID=16702177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21731197A Pending JPH1167893A (ja) | 1997-08-12 | 1997-08-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167893A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030008053A (ko) * | 2001-07-12 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR100422357B1 (ko) * | 2001-12-13 | 2004-03-11 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 절연막 형성 방법 |
| KR100476704B1 (ko) * | 2002-12-14 | 2005-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100499642B1 (ko) * | 2003-09-05 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
| KR100512462B1 (ko) * | 2003-01-30 | 2005-09-07 | 동부아남반도체 주식회사 | 콘택 스파이킹 방지 기술을 통한 반도체 소자 제조 방법 |
-
1997
- 1997-08-12 JP JP21731197A patent/JPH1167893A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030008053A (ko) * | 2001-07-12 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR100422357B1 (ko) * | 2001-12-13 | 2004-03-11 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치 절연막 형성 방법 |
| KR100476704B1 (ko) * | 2002-12-14 | 2005-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100512462B1 (ko) * | 2003-01-30 | 2005-09-07 | 동부아남반도체 주식회사 | 콘택 스파이킹 방지 기술을 통한 반도체 소자 제조 방법 |
| KR100499642B1 (ko) * | 2003-09-05 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000215 |