KR100762843B1 - 반도체 소자의 트렌치 절연막 형성 방법 - Google Patents

반도체 소자의 트렌치 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 과정에서 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호(Moat) 현상을 방지하여 반도체 소자의 전기적 특성을 개선할 수 있는 트렌치 절연막 형성 방법에 관한 것이다. 본 발명에 따르면, 트렌치 내부의 절연막이 트렌치 외부로 소정 길이만큼 연장되어 후속 세정 공정에서 트렌치 가장자리에 대한 보호막 역할을 수행한다. 즉, 실리콘 기판 위에 패드 산화막과 실리콘 질화막을 증착하고 식각하여 실리콘 기판에 트렌치를 형성한 후, 실리콘 질화막을 소정의 길이만큼 축퇴시킨다. 이어서, 결과물 전면에 실리콘 산화막을 증착하여 트렌치 내부를 채우고 화학적-기계적 연마 공정을 진행한다. 이 때, 실리콘 산화막은 실리콘 질화막이 축퇴된 길이만큼 트렌치의 바깥쪽으로 연장되어 형성되며, 후속 세정 공정에서 트렌치 가장자리에 대한 보호막 역할을 수행하여 외호 현상을 방지한다.
얕은 트렌치 절연, 외호 현상, 축퇴, 험프 특성

Description

반도체 소자의 트렌치 절연막 형성 방법 {METHOD FOR FORMING TRENCH ISOLATION LAYER IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 종래기술에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도.
도 2a 및 도 2b는 종래기술에 따른 트렌치 절연막 형성 방법의 문제점을 비교 설명하기 위한 그래프.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20: 실리콘 기판 11, 21: 패드 산화막
12, 22: 실리콘 질화막 13, 23: 트렌치
14, 24: 실리콘 산화막 15: 외호
본 발명은 반도체 집적회로 소자의 제조 방법에 관한 것으로서, 보다 구체적으로는 반도체 소자의 제조 과정에서 트렌치 절연막을 형성할 때 트렌치의 가장자 리를 따라 실리콘 산화막이 파이는 외호(Moat) 현상을 방지할 수 있는 반도체 소자의 트렌치 절연막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 소자는 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 단위 트랜지스터를 채용하며, 수 많은 단위 트랜지스터를 동일한 소자 내에 형성시켜 집적회로를 구현한다.
각각의 단위 트랜지스터를 전기적으로 분리시키기 위하여 소자 분리막이 사용되는데, 최근에는 얕은 트렌치 절연(Shallow Trench Isolation; STI) 방식이 일반적으로 사용되고 있다. STI 방식은 실리콘 기판에 트렌치를 형성한 후 트렌치 내부에 실리콘 산화막을 형성하여 단위 트랜지스터 사이를 전기적으로 분리시키는 방식이다. 이러한 STI 방식은 다른 유형의 분리 방식에 비하여 분리 영역의 넓이 및 깊이 조절이 용이한 장점이 있다.
STI 방식을 이용하는 종래의 트렌치 절연막 형성 방법은 다음과 같다.
도 1a를 참조하면, 실리콘 기판(10, Silicon Wafer) 위에 패드 산화막(11, Pad Oxide, SiO2)을 일정 두께로 증착한 후, 그 위에 실리콘 질화막(12, Silicon Nitride, Si3N4)을 적당한 두께(t)로 증착한다. 실리콘 질화막(12)은, 후술하는 바와 같이, 트렌치를 채우는 실리콘 산화막에 대한 화학적-기계적 연마(Chemical Mechanical Polishing; CMP) 공정시 연마 정지층(CMP Stopping Layer)의 역할을 수행한다. 패드 산화막(11)은 그 위에 증착되는 실리콘 질화막(12)에 의해 유발되는 기계적 스트레스가 실리콘 기판(10)에 영향을 끼치는 것을 완화시켜 주는 완충막의 역할을 수행한다. 패드 산화막(11)의 두께와 실리콘 질화막(12)의 두께는 공정 방식에 따라 달라지는데, 일반적으로 패드 산화막(11)은 약 70~200Å, 실리콘 질화막(12)은 약 500~1500Å의 두께가 적용된다.
이어서, 도 1b에 도시된 바와 같이, 실리콘 질화막(12) 위에 감광물질(도시되지 않음)을 도포한 후, 노광 및 현상 공정을 실시하여 트렌치 절연막의 형태로 패터닝한다. 계속하여, 활성화된 플라즈마를 이용하여 실리콘 질화막(12)과 패드 산화막(11)과 실리콘 기판(10)을 순차적으로 식각하여 실리콘 기판(10) 내부에 트렌치(13)를 만든다. 식각이 완료되면, 산소(O2)를 활성화시킨 플라즈마를 이용하여 남아 있는 감광물질을 제거하고 특정 용매를 이용하여 세정을 실시한다.
이어서, 도 1c에 도시된 바와 같이, 고밀도 플라즈마(High Density Plasma; HDP)를 이용한 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 실리콘 산화막(14, Silicon Oxide, SiO2)을 증착하여 트렌치(도 1b의 13) 내부를 채운다. HDP-CVD 방식의 특성상, 증착된 실리콘 산화막(14)의 상부는 도시된 바와 같이 하부 실리콘 기판(10)의 표면 굴곡을 거의 그대로 반영한 표면 굴곡(Surface Topology)을 나타낸다.
이어서, 도 1d에 도시된 바와 같이, 화학적-기계적 연마 공정을 진행하여 실리콘 산화막(14)의 상부를 평탄화시킴과 동시에 실리콘 질화막(12) 상부로부터 완전히 제거한다. 이 때, 남아 있던 실리콘 질화막(12)은 연마 과정에서 연마 정지층의 역할을 수행하면서 그 두께가 일정 양만큼 감소한다. 화학적-기계적 연마 공정 을 통하여 트렌치 내부에만 남게 된 실리콘 산화막(14)의 상부는 남아 있는 실리콘 질화막(12)의 상부보다 약간 낮은 위치까지 내려간다.
이어서, 도 1e에 도시된 바와 같이, 인산(H3PO4) 수용액을 이용하여 잔여 실리콘 질화막(도 1d의 12)을 완전히 제거한다. 인산 수용액의 농도와 온도를 적절히 조절하면 실리콘 산화막(14)에 대한 실리콘 질화막(12)의 식각 선택비(Etch Selectivity)를 약 1:50 이상으로 크게 만들 수 있다. 따라서, 인산 수용액을 이용하면 트렌치 내부에 채워진 실리콘 산화막(14)을 거의 훼손하지 않으면서도 잔여 실리콘 질화막(12)을 완전히 제거할 수 있다. 잔여 실리콘 질화막(12)이 제거되면서 하부의 패드 산화막(11)이 드러나는데, 일반적으로 트렌치 내부의 실리콘 산화막(14) 상부가 패드 산화막(11)의 상부보다 높게 된다(그 단차가 도면에서 δ로 표시됨).
이러한 공정을 통하여 일단 트렌치 절연막이 완성된다. 그러나, 이후 진행되는 여러 공정들에서 용매에 의한 세정(Wet Cleaning)이 반복적으로 이루어지면서(예를 들면, 웰 이온주입 마스크 제거 공정, 게이트 산화 전 세정 공정, 게이트 식각 후 세정 공정 등), 도 1f에 도시된 바와 같이, 패드 산화막(11)과 트렌치 내부의 실리콘 산화막(14)이 조금씩 식각되어 제거된다. 이 때, 트렌치 내부의 실리콘 산화막(14) 상부에 비하여 패드 산화막(11)의 상부가 더 낮기 때문에, 실리콘 산화막(14) 상부와 실리콘 기판(10) 상부의 높이가 같아지기 전에 실리콘 기판(10) 상부에 존재하던 패드 산화막(11)이 완전히 제거된다.
그 결과, 트렌치의 가장자리에서 트렌치 내부의 실리콘 산화막(14)이 측면 방향으로 식각되면서, 도 1g에 참조번호 15번으로 나타낸 바와 같이, 트렌치의 가장자리를 따라 실리콘 산화막(14)이 파이는 현상, 즉 외호(Moat) 현상이 발생하게 된다. 용매에 의한 세정 공정의 특성상, 외호(15)의 깊이는 트렌치 내부의 실리콘 산화막(14) 상부가 축퇴(Recess)되는 정도와 비례한다. 따라서, 세정이 반복되면서 외호 현상은 점차 심해지는 경향이 있다. 최종적으로 실리콘 산화막(14)의 상부가 실리콘 기판(10)의 상부와 높이가 같아졌을 때, 일반적으로 외호(15)의 깊이는 약 100~400Å 정도가 된다.
외호 현상으로 인해 발생하는 대표적인 문제점들 중의 하나인 험프(Hump) 특성이 도 2a 및 도 2b에 비교 도시되어 있다. 도 2a 및 도 2b는 트랜지스터의 동작 특성 중의 하나인 게이트 전압(Gate Voltage, Vg)의 변화에 따른 드레인 전류(Drain Current, Id)의 변화를 나타낸 그래프들이다. 반도체 소자에 동작 전압을 가하면, 소자 내부에 전류가 흐르면서 발생하는 다양한 전자기적인 영향으로 인해 소자 외부와 회로 사이에 일정한 전압, 즉 역바이어스 전압(Back Bias Voltage, BBV)가 형성되는데, 이 역바이어스 전압(BBV)의 영향으로 인해 게이트 전압(Vg)의 변화에 따른 드레인 전류(Id)의 특성이 왜곡되는 현상이 발생한다.
이러한 왜곡은 외호 현상이 심하게 발생하는 트렌치 절연막을 적용한 소자에서 더욱 민감하게 발생하는 경향이 있다. 도 2a에 도시된 바와 같이, 외호 현상이 없는 트렌치 절연막을 적용한 경우에는 게이트 전압(Vg)의 변화에 대해 드레인 전류(Id)가 왜곡됨이 없이 포화 전류까지 변화하는 양상을 나타낸다. 즉, 험프 특성이 나타나지 않는다. 그러나, 도 2b에 도시된 바와 같이, 외호 현상이 발생한 트렌 치 절연막을 적용한 경우에는 3V 이상의 역바이어스 전압(BBV)에서 드레인 전류(Id)가 왜곡되는 양상, 즉 험프 특성이 명확하게 나타난다.
이상 설명한 바와 같이, 얕은 트렌치 절연(STI) 방식을 이용하는 종래의 트렌치 절연막 형성 방법은 트렌치의 가장자리를 따라 트렌치 내부의 실리콘 산화막이 파이는 외호 현상을 동반하며, 이러한 외호 현상은 반도체 소자의 전기적 특성에 좋지 않은 영향을 미치게 된다.
따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치의 가장자리를 따라 실리콘 산화막이 파이는 외호 현상을 방지하여 반도체 소자의 전기적 특성을 개선할 수 있는 트렌치 절연막 형성 방법을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 본 발명은 얕은 트렌치 절연(STI) 방식을 이용하여 트렌치 절연막을 형성할 때 트렌치 내부의 절연막이 트렌치 외부로 연장되도록 하여 후속 세정 공정에서 트렌치 가장자리에 대한 보호막 역할을 수행하도록 하는 트렌치 절연막의 형성 방법을 제공한다.
즉, 본 발명에 따른 트렌치 절연막의 형성 방법은, 실리콘 기판 위에 패드 산화막과 실리콘 질화막을 각각 증착하는 단계와, 실리콘 질화막과 패드 산화막과 실리콘 기판을 순차적으로 식각하여 실리콘 기판에 트렌치를 형성하는 단계와, 상기 실리콘 질화막을 상기 실리콘 기판 상부와 상기 패드 산화막 상부 사이의 단차와 동일한 길이로 트렌치의 바깥쪽으로 축퇴시키는 단계와, 결과물 전면에 실리콘 산화막을 증착하여 트렌치 내부를 채우는 단계와, 화학적-기계적 연마 공정을 진행하여 실리콘 산화막의 상부를 평탄화시킴과 동시에 실리콘 질화막 상부로부터 실리콘 산화막을 제거하여 실리콘 산화막이 실리콘 질화막의 축퇴된 길이만큼 트렌치의 바깥쪽으로 연장되는 단계와, 패드 산화막이 드러나도록 실리콘 질화막을 제거하여 실리콘 산화막 상부와 패드 산화막 상부 사이에 단차가 생기는 단계로 이루어진다.
삭제
본 발명의 방법은 실리콘 질화막의 제거 단계 후에 이루어지는 용매에 의한 세정 단계를 더 포함할 수 있으며, 세정 단계가 이루어지는 동안 트렌치 바깥쪽으로 연장된 실리콘 산화막은 트렌치의 가장자리에 대한 보호막 역할을 수행한다.
실리콘 질화막의 축퇴 단계는 등방성 식각에 의하여 이루어지는 것이 바람직하다. 등방성 식각은 인산 수용액을 이용하여 이루어질 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 트렌치 절연막 형성 방법을 나타내는 공정 단면도이다.
도 3a를 참조하면, 실리콘 기판(20, Silicon Wafer) 위에 패드 산화막(21, Pad Oxide, SiO2)을 일정 두께로 증착한 후, 그 위에 실리콘 질화막(22, Silicon Nitride, Si3N4)을 적당한 두께(t+δ)로 증착한다. 특히, 추후 트렌치 내부의 실리콘 산화막(도 3f의 24) 상부와 패드 산화막(21) 상부 사이에서 발생할 단차(도 3f의 δ)를 미리 고려하여, 실리콘 질화막(22)의 증착 두께(t+δ)는 종래의 증착 두께(도 1a의 t)와 단차(δ)를 더한 크기가 되도록 조절한다.
이어서, 도 3b에 도시된 바와 같이, 실리콘 질화막(22) 위에 감광물질(도시되지 않음)을 도포한 후, 노광 및 현상 공정을 실시하여 트렌치 절연막의 형태로 패터닝한다. 계속하여, 활성화된 플라즈마를 이용하여 실리콘 질화막(22)과 패드 산화막(21)과 실리콘 기판(20)을 순차적으로 식각하여 실리콘 기판(20)의 소정 영역에 트렌치(23)를 만든다. 식각이 완료되면, 산소(O2)를 활성화시킨 플라즈마를 이용하여 남아 있는 감광물질을 제거하고 특정 용매를 이용하여 세정을 실시한다.
이어서, 도 3c에 도시된 바와 같이, 인산(H3PO4) 수용액을 이용하여 실리콘 질화막(22)을 δ만큼 축퇴(Recess)시킨다. 일반적으로 용액을 사용하여 습식 식각 을 진행하면 등방성 식각(Isotropic Etch)이 이루어지기 때문에, 실리콘 질화막(22)의 상부와 측벽이 동일한 크기, 즉 δ만큼 축퇴된다. 따라서, 축퇴 공정이 완료된 실리콘 질화막(22)의 높이는 종래기술에서의 실리콘 질화막(도 1b의 12)의 높이와 동일하게 된다.
이후, 도 3d에 도시된 바와 같이, 고밀도 플라즈마(High Density Plasma; HDP)를 이용한 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방식으로 결과물 전면에 실리콘 산화막(24, Silicon Oxide, SiO2)을 증착하여 트렌치(도 3b의 23) 내부를 채운다. 이 때, 증착된 실리콘 산화막(24)의 상부는 실리콘 기판(20)의 표면 굴곡을 거의 그대로 반영한 표면 굴곡(Surface Topology)을 나타낸다.
계속해서, 도 3e에 도시된 바와 같이, 화학적-기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 진행하여 실리콘 산화막(24)의 상부를 평탄화시킴과 동시에 실리콘 질화막(22) 상부로부터 실리콘 산화막을 완전히 제거한다. 이 때, 남아 있던 실리콘 질화막(22)은 연마 과정에서 연마 정지층의 역할을 수행하면서 그 두께가 일정 양만큼 감소하며, 트렌치 내부에만 남게 된 실리콘 산화막(24)의 상부는 화학적-기계적 연마 공정의 특성상 실리콘 질화막(22)의 상부보다 약간 낮아진다.
이어서, 도 3f에 도시된 바와 같이, 인산(H3PO4) 수용액을 이용하여 잔여 실리콘 질화막(도 3e의 22)을 완전히 제거한다. 인산 수용액의 농도와 온도를 적절히 조절하면 실리콘 산화막(24)에 대한 실리콘 질화막(22)의 식각 선택비(Etch Selectivity)를 약 1:50 이상으로 크게 만들 수 있으며, 트렌치 내부의 실리콘 산화막(24)을 거의 훼손하지 않으면서 잔여 실리콘 질화막(22)을 완전히 제거할 수 있다. 잔여 실리콘 질화막(22)이 제거되면서 하부의 패드 산화막(21)이 드러나고, 실리콘 산화막(24) 상부와 패드 산화막(21) 상부 사이에 단차(δ)가 생긴다. 또한, 실리콘 산화막(24)의 가장자리는 단차(δ)에 해당하는 길이만큼 트렌치의 바깥쪽으로 연장되어 있다.
이러한 공정을 통하여 일단 트렌치 절연막이 완성된다. 그리고, 이후 진행되는 여러 후속 공정들에서 용매에 의한 세정(Wet Cleaning)이 반복적으로 이루어지면서, 도 3g에 도시된 바와 같이, 패드 산화막(21)과 트렌치 내부의 실리콘 산화막(24)이 조금씩 식각되어 제거된다. 이 때, 트렌치 내부의 실리콘 산화막(24) 상부에 비하여 패드 산화막(21)의 상부가 더 낮기 때문에, 실리콘 산화막(24)의 상부가 실리콘 기판(20)의 상부와 높이가 같아지기 전에 실리콘 기판(20) 위의 패드 산화막(21)이 완전히 제거된다.
특히, 종래기술과 달리, 패드 산화막(21)에 비해 상대적으로 높은 단차를 유지하면서 트렌치의 외부로 길이 δ만큼 연장되어 있는 실리콘 산화막(24)이 트렌치 가장자리에 대한 보호막 역할을 수행하기 때문에, 트렌치의 가장자리를 따라 실리콘 산화막(24)이 파이는 현상, 즉 기존의 외호 현상은 발생하지 않는다.
이후, 용매에 의한 세정이 반복되어 실리콘 산화막(24)의 상부가 실리콘 기판(20)의 상부와 높이가 같아지게 되면, 도 3h에 도시된 바와 같은 트렌치 절연막(30)의 최종 형태가 얻어진다. 도 3h의 참조번호 25번이 나타내는 바와 같 이, 본 발명의 방법에 따라 형성된 트렌치 절연막(30)의 가장자리에는 외호 현상이 발생하지 않는다.
이상 설명한 바와 같이, 본 발명에 따른 트렌치 절연막의 형성 방법은 트렌치의 가장자리를 따라 트렌치 내부의 실리콘 산화막이 파이는 현상인 외호 현상을 방지할 수 있다. 따라서, 본 발명의 방법에 따르면, 반도체 소자의 전기적 특성이 개선되며, 그 결과 안정적으로 동작하는 반도체 소자를 제조할 수 있다. 예를 들면, 게이트 전압의 변화에 따라 드레인 전류의 특성이 왜곡되는 험프 특성이 개선된다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims (7)

  1. 삭제
  2. 삭제
  3. 실리콘 기판 위에 패드 산화막과 실리콘 질화막을 각각 증착하는 단계;
    상기 실리콘 질화막과 상기 패드 산화막과 상기 실리콘 기판을 순차적으로 식각하여 상기 실리콘 기판에 트렌치를 형성하는 단계;
    상기 실리콘 질화막을 상기 실리콘 기판 상부와 상기 패드 산화막 상부 사이의 단차와 동일한 길이로 트렌치의 바깥쪽으로 축퇴시키는 단계;
    결과물 전면에 실리콘 산화막을 증착하여 상기 트렌치 내부를 채우는 단계;
    화학적-기계적 연마 공정을 진행하여 상기 실리콘 산화막의 상부를 평탄화시킴과 동시에 상기 실리콘 질화막 상부로부터 상기 실리콘 산화막을 제거하여 상기 실리콘 산화막이 상기 실리콘 질화막의 축퇴된 길이만큼 상기 트렌치의 바깥쪽으로 연장되는 단계;
    상기 패드 산화막이 드러나도록 상기 실리콘 질화막을 제거하여 상기 실리콘 산화막 상부와 상기 패드 산화막 상부 사이에 단차가 생기는 단계를 포함하는 트렌치 절연막의 형성 방법.
  4. 제 3 항에 있어서, 상기 실리콘 질화막의 제거 단계 후에 이루어지는 용매에 의한 세정 단계를 더 포함하며,
    상기 세정 단계가 이루어지는 동안 상기 트렌치 바깥쪽으로 연장된 상기 실리콘 산화막은 상기 트렌치의 가장자리에 대한 보호막 역할을 수행하는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  5. 삭제
  6. 제 3 항 또는 제 4 항에 있어서, 상기 실리콘 질화막의 축퇴 단계는 등방성 식각에 의하여 이루어지는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
  7. 제 6 항에 있어서, 상기 등방성 식각은 인산 수용액을 이용하여 이루어지는 것을 특징으로 하는 트렌치 절연막의 형성 방법.
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