JPH07106411A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07106411A JPH07106411A JP24909993A JP24909993A JPH07106411A JP H07106411 A JPH07106411 A JP H07106411A JP 24909993 A JP24909993 A JP 24909993A JP 24909993 A JP24909993 A JP 24909993A JP H07106411 A JPH07106411 A JP H07106411A
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- JP
- Japan
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- trench
- insulator
- groove
- semiconductor substrate
- semiconductor device
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Abstract
(57)【要約】
【目的】 素子分離用の溝に充填された絶縁物の表面の
段差の発生を未然に防ぐことのできる半導体装置の製造
方法を提供する。 【構成】 半導体基板上に保護被膜を形成する工程と、
保護被膜及び半導体基板をエッチングすると共に、半導
体基板に溝を形成する工程と、溝の内部に第１の絶縁膜
を充填する工程と、溝の内部に充填された第１の絶縁物
のうち、溝の入口に近い部位を除去する工程と、溝を埋
め尽くすように第２の絶縁物を形成する工程と、第２の
絶縁物の表面が保護被膜の表面と等しいか、又は、保護
被膜の表面より低くなるように、第２の絶縁物の表面部
を除去する工程と、保護被膜を除去する工程とを有す
る。
段差の発生を未然に防ぐことのできる半導体装置の製造
方法を提供する。 【構成】 半導体基板上に保護被膜を形成する工程と、
保護被膜及び半導体基板をエッチングすると共に、半導
体基板に溝を形成する工程と、溝の内部に第１の絶縁膜
を充填する工程と、溝の内部に充填された第１の絶縁物
のうち、溝の入口に近い部位を除去する工程と、溝を埋
め尽くすように第２の絶縁物を形成する工程と、第２の
絶縁物の表面が保護被膜の表面と等しいか、又は、保護
被膜の表面より低くなるように、第２の絶縁物の表面部
を除去する工程と、保護被膜を除去する工程とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板に素子分離
用の絶縁物が埋設された半導体装置の製造方法に関す
る。
用の絶縁物が埋設された半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】この種の半導体装置の従来の製造方法に
ついて、図２を参照して以下に説明する。
ついて、図２を参照して以下に説明する。
【０００３】最初に、図２(a) に示すように、半導体基
板201 上にシリコン酸化膜202 を、例えば、２５μの厚
さを持つように形成し、その後、多結晶シリコン203
を、例えば、４００μの厚さに堆積する。次に、図２
(b) に示すように、通常のホトリソグラフィ法を用いて
レジスト205 をパターニングし、多結晶シリコン203 及
びシリコン酸化膜202 を所定の形状にエッチングし、さ
らに、半導体基板201 をもエッチングして深さが７００
μの溝204 を形成する。
板201 上にシリコン酸化膜202 を、例えば、２５μの厚
さを持つように形成し、その後、多結晶シリコン203
を、例えば、４００μの厚さに堆積する。次に、図２
(b) に示すように、通常のホトリソグラフィ法を用いて
レジスト205 をパターニングし、多結晶シリコン203 及
びシリコン酸化膜202 を所定の形状にエッチングし、さ
らに、半導体基板201 をもエッチングして深さが７００
μの溝204 を形成する。
【０００４】次に、図２(c) に示すように、レジスト20
5 を除去し、続いて、気相成長法を用いてシリコン酸化
膜206 を、例えば、１０００μの厚みに堆積させ、シリ
コン酸化膜206 を溝204 に充填する。
5 を除去し、続いて、気相成長法を用いてシリコン酸化
膜206 を、例えば、１０００μの厚みに堆積させ、シリ
コン酸化膜206 を溝204 に充填する。
【０００５】次に、図２(d) に示すように、研磨をする
か、あるいは、平坦化レジストを塗布すると共に、異方
性エッチングを行なうことによって、シリコン酸化膜20
6 の溝から突出した部分及び多結晶シリコン203 の表面
部を除去する。
か、あるいは、平坦化レジストを塗布すると共に、異方
性エッチングを行なうことによって、シリコン酸化膜20
6 の溝から突出した部分及び多結晶シリコン203 の表面
部を除去する。
【０００６】最後に、図２(e) に示すように、シリコン
酸化膜202 及び多結晶シリコン203を除去する。
酸化膜202 及び多結晶シリコン203を除去する。
【０００７】
【発明が解決しようとする課題】上述したように、半導
体基板に形成した溝に絶縁物を充填する素子分離方法
で、気相成長法を用いてシリコン酸化膜を溝に充填した
場合、図３(a) に示すように、シリコン酸化膜206 の形
成時に、溝204 の中央部の、溝側壁及び溝底面から成長
してきた膜が接する部分207 の膜質が低下する。これは
未反応のＳi が多数含まれる等、種々の原因が考えられ
る。このように膜質が低下した部分207 に対してウェッ
トエッチングをすると、この部分のエッチングレートが
非常に高くなる。このため、素子間分離領域を形成した
後、トランジスタ等の能動素子を形成する際にいくつか
のウェットエッチング処理を施すと、図３(b) に示すよ
うに、溝の開口部に凹所208 が形成されて段差が発生す
る。この段差は素子分離特性、及び後工程での配線、ゲ
ート電極の形成等に悪影響を与える。
体基板に形成した溝に絶縁物を充填する素子分離方法
で、気相成長法を用いてシリコン酸化膜を溝に充填した
場合、図３(a) に示すように、シリコン酸化膜206 の形
成時に、溝204 の中央部の、溝側壁及び溝底面から成長
してきた膜が接する部分207 の膜質が低下する。これは
未反応のＳi が多数含まれる等、種々の原因が考えられ
る。このように膜質が低下した部分207 に対してウェッ
トエッチングをすると、この部分のエッチングレートが
非常に高くなる。このため、素子間分離領域を形成した
後、トランジスタ等の能動素子を形成する際にいくつか
のウェットエッチング処理を施すと、図３(b) に示すよ
うに、溝の開口部に凹所208 が形成されて段差が発生す
る。この段差は素子分離特性、及び後工程での配線、ゲ
ート電極の形成等に悪影響を与える。
【０００８】本発明は、上記の問題点を解決するために
なされたもので、溝に充填された絶縁物の表面の段差の
発生を未然に防ぐことのできる半導体装置の製造方法を
提供することを目的とする。
なされたもので、溝に充填された絶縁物の表面の段差の
発生を未然に防ぐことのできる半導体装置の製造方法を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
に保護被膜を形成する工程と、保護被膜及び半導体基板
をエッチングすると共に、半導体基板に溝を形成する工
程と、溝の内部に第１の絶縁物を充填する工程と、溝の
内部に充填された第１の絶縁物の一部を除去する工程
と、溝を埋め尽くすように第２の絶縁物を形成する工程
と、第２の絶縁物の表面が保護被膜の表面と等しいか、
又は、保護被膜の表面より低くなるように、第２の絶縁
物の表面部を除去する工程と、保護被膜を除去する工程
とを有している。
に保護被膜を形成する工程と、保護被膜及び半導体基板
をエッチングすると共に、半導体基板に溝を形成する工
程と、溝の内部に第１の絶縁物を充填する工程と、溝の
内部に充填された第１の絶縁物の一部を除去する工程
と、溝を埋め尽くすように第２の絶縁物を形成する工程
と、第２の絶縁物の表面が保護被膜の表面と等しいか、
又は、保護被膜の表面より低くなるように、第２の絶縁
物の表面部を除去する工程と、保護被膜を除去する工程
とを有している。
【００１０】
【作用】この発明においては、溝を第１の絶縁物で充填
した後、性質の相違によってウェットエッチングの特性
が異なる溝の入口に近い部位を除去し、ここに第２の絶
縁物を充填することにより、溝の入口に近い部位の品質
の向上及び均質化が図られ、この結果、気相成長法で形
成された絶縁物でもウェットエッチング特性が均一化さ
れて絶縁物の表面の段差の発生を未然に防ぐことができ
る。
した後、性質の相違によってウェットエッチングの特性
が異なる溝の入口に近い部位を除去し、ここに第２の絶
縁物を充填することにより、溝の入口に近い部位の品質
の向上及び均質化が図られ、この結果、気相成長法で形
成された絶縁物でもウェットエッチング特性が均一化さ
れて絶縁物の表面の段差の発生を未然に防ぐことができ
る。
【００１１】
【実施例】以下、本発明を図面に示す実施例によって詳
細に説明する。図１はこの発明の実施例を示す図であ
り、以下、その製造工程を説明する。
細に説明する。図１はこの発明の実施例を示す図であ
り、以下、その製造工程を説明する。
【００１２】先ず、図１(a) に示すように、半導体基板
101 上に保護被膜としてシリコン酸化膜102 を、例え
ば、２５μの厚みに形成し、その後、多結晶シリコン10
3 を、例えば、４００μの厚さに堆積させる。
101 上に保護被膜としてシリコン酸化膜102 を、例え
ば、２５μの厚みに形成し、その後、多結晶シリコン10
3 を、例えば、４００μの厚さに堆積させる。
【００１３】次に、図１(b) に示すように、通常のフォ
トリソグラフィ法を用いてレジスト105 をパターニング
し、多結晶シリコン103 及びシリコン酸化膜102 を所定
の形状にエッチングし、さらに、半導体基板101 をもエ
ッチングして深さが７００μの溝104 を形成する。
トリソグラフィ法を用いてレジスト105 をパターニング
し、多結晶シリコン103 及びシリコン酸化膜102 を所定
の形状にエッチングし、さらに、半導体基板101 をもエ
ッチングして深さが７００μの溝104 を形成する。
【００１４】次に、図１(c) に示すように、レジスト10
5 を除去し、続いて、気相成長法を用いて第１の絶縁物
としてのシリコン酸化膜106 を、例えば、１０００μの
厚みに堆積させ、シリコン酸化膜106 を溝104 に充填す
る。
5 を除去し、続いて、気相成長法を用いて第１の絶縁物
としてのシリコン酸化膜106 を、例えば、１０００μの
厚みに堆積させ、シリコン酸化膜106 を溝104 に充填す
る。
【００１５】次に、図１(d) に示すように、研磨法を用
いてシリコン酸化膜106 をエッチングする。
いてシリコン酸化膜106 をエッチングする。
【００１６】次に、図１(e) に示すように、異方性エッ
チングを行ない、溝中央部の溝側壁と溝底面から成長し
てきた、いわゆる、膜が接する部分を除去する。
チングを行ない、溝中央部の溝側壁と溝底面から成長し
てきた、いわゆる、膜が接する部分を除去する。
【００１７】次に、図１(f) に示すように、第２の絶縁
物としてのシリコン酸化膜107 を、例えば、５００μの
厚さに堆積させる。
物としてのシリコン酸化膜107 を、例えば、５００μの
厚さに堆積させる。
【００１８】次に、図１(g) に示すように、研磨、ある
いは、平坦化レジストを塗布して異方性エッチングを行
ない、シリコン酸化膜107 と多結晶シリコン103 の表面
部をエッチングする。
いは、平坦化レジストを塗布して異方性エッチングを行
ない、シリコン酸化膜107 と多結晶シリコン103 の表面
部をエッチングする。
【００１９】最後に、図１(h) に示すように、多結晶シ
リコン103 及びシリコン酸化膜102を除去する。
リコン103 及びシリコン酸化膜102を除去する。
【００２０】これにより、その後のウェットエッチング
によっても、溝の中央部に段差が発生し難いものが得ら
れた。
によっても、溝の中央部に段差が発生し難いものが得ら
れた。
【００２１】
【発明の効果】以上の説明によって明らかなように、本
発明によれば、埋め込み型の素子分離領域を形成した後
にウェットエッチング処理を行なっても、溝中央部で段
差が発生しないことから、良好な素子分離特性が得られ
ると共に、後工程に悪影響を与えないという効果が得ら
れる。
発明によれば、埋め込み型の素子分離領域を形成した後
にウェットエッチング処理を行なっても、溝中央部で段
差が発生しないことから、良好な素子分離特性が得られ
ると共に、後工程に悪影響を与えないという効果が得ら
れる。
【図１】本発明の半導体装置の製造方法の一例を示す製
造工程図。
造工程図。
【図２】従来の半導体装置の製造方法を示す製造工程
図。
図。
【図３】従来の半導体装置の製造方法を採用した場合
の、その後の処理による形状変化の様子を説明するため
の説明図。
の、その後の処理による形状変化の様子を説明するため
の説明図。
１０１ 半導体基板 １０２ シリコン酸化膜 １０３ 多結晶シリコン １０４ 溝 １０５ レジスト １０６，１０７ 第１、第２の絶縁物としてのシリコン
酸化膜
酸化膜
Claims (4)
- 【請求項１】半導体基板上に保護被膜を形成する工程
と、 前記保護被膜及び前記半導体基板をエッチングすると共
に、前記半導体基板に溝を形成する工程と、 前記溝の内部に第１の絶縁物を充填する工程と、 前記溝の内部に充填された前記第１の絶縁物の一部を除
去する工程と、 前記溝を埋め尽くすように第２の絶縁物を形成する工程
と、 前記第２の絶縁物の表面が前記保護被膜の表面と等しい
か、又は、前記保護被膜の表面より低くなるように、前
記第２の絶縁物の表面部を除去する工程と、 前記保護被膜を除去する工程と、 を有する半導体装置の製造方法。 - 【請求項２】前記第１の絶縁物を除去する工程は、前記
半導体基板表面以下までエッチングする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】前記第１及び第２の絶縁物は、気相成長法
を用いて形成したシリコン酸化膜である請求項１に記載
の半導体装置の製造方法。 - 【請求項４】前記保護被膜が、少なくとも１層以上の絶
縁膜、あるいは、１層以上の絶縁膜と半導体膜で形成さ
れた請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24909993A JPH07106411A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24909993A JPH07106411A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106411A true JPH07106411A (ja) | 1995-04-21 |
Family
ID=17187954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24909993A Pending JPH07106411A (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106411A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100428806B1 (ko) * | 2001-07-03 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
| KR100772554B1 (ko) * | 2006-03-30 | 2007-11-02 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 소자 분리막 형성방법 |
| JP4955880B2 (ja) * | 1999-08-30 | 2012-06-20 | スパンション エルエルシー | 基板内にトレンチを形成する集積回路を製作するための方法 |
-
1993
- 1993-10-05 JP JP24909993A patent/JPH07106411A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4955880B2 (ja) * | 1999-08-30 | 2012-06-20 | スパンション エルエルシー | 基板内にトレンチを形成する集積回路を製作するための方法 |
| KR100428806B1 (ko) * | 2001-07-03 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
| KR100772554B1 (ko) * | 2006-03-30 | 2007-11-02 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 소자 분리막 형성방법 |
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