KR940009354B1 - 반도체 장치의 소자 분리 방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술에 따른 반도체 장치의 소자 분리 방법을 나타낸 도면.
제2도는 본 발명에 따른 반도체 장치의 소자 분리 방법을 나타낸 도면이다.
본 발명은 반도체 장치의 소자 분리 방법에 관한 것으로서, 더욱 상세하게는 소자 분리 영역을 줄임으로써 소자의 크기를 줄일 수 있는 반도체 장치의 소자 분리 방법에 관한 것이다.
종래에는 소자 분리 기술로 반도체 기판상에 선택적으로 두꺼운 필드산화막을 성장시켜 소자 분리 영역을 형성하는 LOCOS법이 주로 사용되어 왔으나 선택 산화 시 버즈 빅(bird's back)이 형성되어 산화막 영역이 소자 영역까지 잠식하여 고집적화에 따른 문제점으로 지적되고 있다. 이러한 현상을 해결하기 위하여 얕은 트렌치(trench)를 이용한 트렌치 소자 분리 기술에 대한 연구가 활발히 진행되어 왔다. 그런데 트렌치 소자 분리 기술에서는 폴리실리콘을 채우는 공정 전후의 공정이 소자 분리 영역을 좌우하게 되어 전체 소자의 크기나 소자 특성에 중대한 영향을 미치게 된다.
즉, 트렌치 내부에 폴리실리콘을 채우고 채워진 폴리실리콘의 윗부분을 습식산화법으로 산화시킬 때, 폴리실리콘의 산화로 인한 부피 팽창으로 트렌치 측벽 윗부분에 심한 스트레스(stress)가 인가되어 실리콘 기판에 적층 결함(stacking fault)이나 전위(轉位 : dislocation)가 발생하고 이에 따라 활성(active) 영역에 형성되는 소자의 전기적 특성이 악화된다. 또한 상기 공정 후에 습식 식각법으로 화학증착(CVD) 산화막을 식각하는데, 이때에 소자 분리 영역의 폴리실리콘이 산화된 산화막도 함께 식각된다.
이후의 질화막 식각 공정시 CVD 산화막이 존재하면 질화막이 제대로 식각되지 아니하므로, CVD 산화막을 과싯각(over etch)하게 되는데 그러면 소자 분리 영역의 산화막도 함께 식각되어 소자 분리 특성을 저하시키므로 CVD 산화막 식각 공정을 정밀하게 수행하여야 한다는 문제점이 있다. 이 문제점을 해결하기 위하여 폴리실리콘을 두껍게 산화하면 버즈 빅 현상이 심해져 기존의 LOCOS나 개량된 LOCOS가 안고 있는 문제점이 그대로 생긴다.
한편, 상기 공정 후 질화막이 패드(pad) 산화막을 식각하고 희생 산화를 한 후 산화막을 제거하여야 하는데, 이와 같이 여러 번의 산화막 식각 공정을 거치면 소자 분리 영역의 윗부분이 매끄럽게 형성되지 못하므로 이후 형성되는 막질의 침적 특성이 저하되어 소자의 신뢰성이 떨어진다는 문제점이 있다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 발명된 것으로서, 본 발명의 목적은 트렌치에 폴리실리콘을 채우기 전에 한번 더 CVD 산화막을 침적하고 폴리실리콘을 채운 후 CVD 산화막을 전부 에치백(etchback)함으로써, 트렌치에 채워진 폴리실리콘과 트렌치 윗벽사이에 약간 틈이 벌어지게 하여 폴리실리콘이 산화될 때 부피 팽창으로 인하여 발생하는 스트레스를 감소시켜 주며, 또한 CVD 산화막의 에치백시 이전에 있던 트렌치 마스크 막으로 사용한 CVD 산화막까지 에치백 하고 폴리실리콘을 산화하기 때문에, 종래의 방식에서 문제가 되었던 트렌치 분리 부분 윗부분의 산화막이 제거되는 문제점을 해결하여 공정 마진을 확보할 수 있고, 또한 활성 영역에 형성되는 소자의 전기적 특성이 향상될 수 있는 반도체 장치의 소자 분리 방법을 제공하는 데에 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은, 기판 상에 제1산화막과 질화막과 제1CVD 산화막을 차례로 증착한 후 식각하여 개구부룰 형성하는 공정, 상기 개구부 특벽에 스페이서를 형성하는 공정, 노출된 상기 기판의 바닥을 식각하여 트렌치를 형성하는 공정, 및 상기 트렌치 상에 산화막을 형성하고 채널저지 이온주입을 행하는 공정을 포함하며, 제2CVD 산화막을 기판의 전면에 형성하고 폴리실리콘층을 상기 트렌치의 내부에 형성하는 공정, 상기 제1, 제2CVD 산화막을 건식 식각하여 상기 질화막 상부의 상기 제1, 제2CVD 산화막을 제거하는 공정, 상기 트렌치 내부의 폴리실리콘층을 산화하는 공정, 그리고 상기 질화막, 스페이서 및 제1산화막을 차례로 제거하는 공정을 더 포함함을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
또한 본 발명은 질화막 윗부분의 CVD 산화막을 제거할때 폴리실리콘과 트렌치 측벽 윗부분에 틈이 생기게 하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법을 제공한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면에 따라 상세히 설명한다.
우선, 본 발명의 실시예를 설명하기 전에 본 발명의 이해를 돕기 위하여 종래 기술을 먼저 설명한다.
제1도는 종래 기술에 따른 반도체 장치의 소자 분리 방법을 나타낸 도면이다.
먼저, 제1a도를 참고하면, 반도체 기판(1) 상에 패드 산화막(2)을 100~300Å정도의 두께로 형성하고 질화막(3)을 500~2000Å, CVD 산화막(4)을 1,000~3,000Å 정도의 두께로 침적한 다음, 소자 분리 영역을 정의하기 위하여 CVD 산화막(4), 질화막(3), 패드 산화막(2)을 식각하여 개구부(8)를 형성한다.
제1b도를 참조하면 CVD 산화막 또는 질화막을 이용하여 개구부(8) 측벽에 스페이서(spacer)(5)를 형성한 후, 건식식각법으로 개구부(8) 아래의 기판(1)을 식각하여 트렌치(9)를 형성한다.
제1c도를 참고하면 트렌치(9) 바닥 및 측벽에 산화막(6)을 200~500Å 정도의 두께로 형성한 다음, 트렌치(9) 각도(angle) 이온 주입법으로 채널저지 이온을 주입한다.
제1d도를 참조하면 폴리실리콘(7)을 침적하고 에치백 공정으로 트렌치(9) 내부에 채워진 폴리실리콘을 평탄화한다.
제1e도를 참고하면 채워진 폴리실리콘(7)의 윗부분을 습식 산화법으로 산화하여 산화막(8)을 형성한다.
이때 산화로 인한 폴리실리콘(7)의 부피 팽창으로 트렌치(9) 측벽 윗부분의 *표시 부분에 심한 스트레스가 인가된다. 이러한 스트레스는 실리콘 기판(1)에 적층 결함이나 전위(dislocation)를 발생시켜 활성화 영역에 형성되는 소자의 전기적 특성을 악화시키게 된다.
제1f도를 참고하면 습식 식각법으로 CVD 산화막(4)을 식각한다. 이때 스페이서(5)는 식각되지 않으나 폴리실리콘(7)이 산화된 산화막(8)도 함께 식각된다.
이후 질화막(3)을 식각하는데, 이때 질화막(3) 위에 CVD 산화막(4)이 조금이라도 남아 있으면 질화막(3)이 식각되지 않는다. 이를 예방하기 위하여 CVD 산화막(4)을 식각할 때 이를 과식각하게 되는데, 그러면 소자 분리 영역의 폴리실리콘 산화막(8)도 식각되어 소자 분리 특성을 저하시킨다. 폴리실리콘 산화막(8)이 식각되는 것을 방지하기 위해서는 CVD 산화막(4) 식각 공정의 종료점(end point)을 정확하게 설정해야 하나 이는 매우 어려운 일이다.
또한 이와 같이 CVD 산화막(4) 식각공정시에 폴리실리콘 산화막(8)이 식각되는 문제점을 해결하기 위하여 폴리실리콘(7)을 두껍게 산화하는 경우가 있는데 이 경우에는 버즈 빅 현상이 심해져 기존의 LOCOS나 개량형 LOCOS가 안고 있는 문제점이 남는다.
제1g도를 참고하면 질화막(3), 패드 산화막(2) 및 스페이서(5)를 식각하고 희생 산화를 한 후 산화막을 제거하였을 때에 결과를 나타낸 것이다. 이와 같이 여러번의 산화막 식각공정을 행하면 소자 분리 영역 윗부분이 매끄럽지 못하게 되므로 이후 형성되는 막질의 침적 특성이 나빠져 소자의 신뢰성이 떨어지게 된다.
제2도는 본 발명에 따른 반도체 장치의 소자 분리 방법을 나타낸 도면이다.
본 발명에 따른 반도체 장치의 소자 분리 방법에서도 종래 기술에 따른 제1a도로부터 제1c도까지의 공정을 먼저 실시한다.
다음, 제2a도에 도시한 바와 같이, 제2CVD 산화막(11)을 200~1,000Å 정도 기판(1) 전면에 침적한 후, 폴리실리콘을 침적하고 에치백 공정을 이용하여 트렌치 내부를 일정한 깊이까지 폴리실리콘으로 채운다.
제2b도를 참고하면 상기한 제2CVD 산화막(11) 및 그 이전에 침적된 제1CVD 산화막(4)을 건식식각법으로 한번에 식각한다. 이때 제2b도와 같이 채워진 폴리실리콘(7)과 트렌치(9) 측벽 윗부분 사이에 약간의 틈이 생긴다.
제2c도를 참고하면 습식 산화법으로 트렌치(9) 내부에 채워진 폴리실리콘(7)의 윗부분을 산화하여 폴리실리콘 산화막(10)을 형성한다.
이와 같이 본 발명에서는 CVD 산화막(4, 11)을 먼저 식각한 후 폴리실리콘을 산화하므로 폴리실리콘 산화막(10)이 식각될 염려가 없다. 그리고 제2b도 공정에서 폴리실리콘(7)과 트렌치(9) 측벽 윗부분 사이에 약간의 틈이 있는 상태에서 산화를 행하였기 때문에 종래의 방식보다는 트렌치(9) 측벽의 윗부분에 가해지는 스트레스가 줄어든다.
제2d도는 질화막(3), 패드 산화막(2)을 차례로 식각하고 희생 산화, 산화막 식각을 마친 후의 최종 소자 분리 영역의 개략도이다.
본 발명에 따르면, 폴리실리콘을 산화하기 전에 CVD 산화막을 식각하기 때문에 CVD 산화막 식각 공정, 폴리실리콘 산화 공정 및 이후 산화막이 제거되는 공정 마진을 충분히 확보할 수 있고, 분리 프로파일(트렌치 윗부분)을 매끈하게 되어 이후 침적되는 막질의 신뢰성이 향상되며, 폴리실리콘과 트렌치 측벽 윗부분의 틈이 있는 상태에서 폴리실리콘을 산화하므로 폴리실리콘이 산화할 때 부피 팽창으로 인하여 트렌치 측벽 실리콘에 가해지는 스트레스가 줄어들기 때문에 실리콘에 발생되는 결함(적층 결함, 전위등) 요인이 줄어들어 활성화 영역에 형성되는 소자의 전기적 특성이 향상되는 잇점이 있다.
Claims (2)
- 기판상에 제1산화막과 질화막과 제1CVD 산화막을 차례로 증착한 후 식각하여 개구부를 형성하는 공정, 개구부 측벽에 스페이서를 형성하는 공정, 노출된 상기 기판의 바닥을 식각하여 트렌치를 형성하는 공정, 및 상기 트렌치 상에 산화막을 형성하고 채널저지 이온주입을 행하는 공정을 포함하는 반도체 장치의 소자 분리 방법에 있어서, 제2CVD 산화막을 기판의 전면에 형성하고 폴리실리콘층을 상기 트렌치 내부에 형성하는 공정, 상기 제1, 제2CVD 산화막을 건식 식각하여 상기 질화막 상부의 상기 제1, 제2CVD 산화막을 제거하는 공정, 상기 트렌치 내부의 폴리실리콘층을 산화하는 공정, 그리고 상기 질화막, 스페이서 및 제1산화막을 차례로 제거하는 공정을 더 포함함을 특징으로 하는 반도체 장치의 소자분리방법.
- 제1항에 있어서, 상기 제1 및 제2CVD 산화막 제거공정에서 상기 폴리실리콘층과 트렌치 측벽 윗부분의 사이에 틈이 생기게 함을 특징으로 하는 반도체 장치의 소자분리방법.
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