JPH0629379A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629379A JPH0629379A JP11939591A JP11939591A JPH0629379A JP H0629379 A JPH0629379 A JP H0629379A JP 11939591 A JP11939591 A JP 11939591A JP 11939591 A JP11939591 A JP 11939591A JP H0629379 A JPH0629379 A JP H0629379A
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Abstract
(57)【要約】
【目的】 バイアスＥＣＲ−ＣＶＤ技術による水平戻し
法に要する時間を短縮することによって、表面の平坦化
を迅速に行える半導体装置の製造方法の提供。
【構成】 半導体基板１上に形成された溝２以外の領域
に形成された絶縁膜５ａの除去にバイアスＥＣＲ−ＣＶ
Ｄによる水平戻しに全面エッチバックまたはホトレジス
ト膜のリフトオフを組み合わせて、余分の絶縁膜５ａを
迅速に除去し、しかもエッチング除去層３及びダミー層
４をエッチングストッパーとして利用して埋め込み部５
が基板１表面より突出する形にしてコーナー部露出に伴
う耐圧の劣化も防止できる半導体装置を迅速に製造でき
る。
法に要する時間を短縮することによって、表面の平坦化
を迅速に行える半導体装置の製造方法の提供。
【構成】 半導体基板１上に形成された溝２以外の領域
に形成された絶縁膜５ａの除去にバイアスＥＣＲ−ＣＶ
Ｄによる水平戻しに全面エッチバックまたはホトレジス
ト膜のリフトオフを組み合わせて、余分の絶縁膜５ａを
迅速に除去し、しかもエッチング除去層３及びダミー層
４をエッチングストッパーとして利用して埋め込み部５
が基板１表面より突出する形にしてコーナー部露出に伴
う耐圧の劣化も防止できる半導体装置を迅速に製造でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、表面の平坦化を迅速に
行うことができる半導体装置の製造方法に関するもので
ある。
行うことができる半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置製造の分野では、素子の微細
化に伴い、アイソレーション（素子間分離）を従来のＬ
ＯＣＯＳにかえて、溝に素子分離用絶縁物を埋め込んで
素子間分離を行うトレンチアイソレーション、特にシャ
ロートレンチアイソレーションを実用化する動きがあ
る。
化に伴い、アイソレーション（素子間分離）を従来のＬ
ＯＣＯＳにかえて、溝に素子分離用絶縁物を埋め込んで
素子間分離を行うトレンチアイソレーション、特にシャ
ロートレンチアイソレーションを実用化する動きがあ
る。
【０００３】かかるトレンチアイソレーション構造形成
に当たっては、トレンチ（溝）の埋め込み技術がそのキ
ープロセスのひとつになる。これについて、本発明者
は、エッチングと堆積を同時進行的に行う堆積手段、代
表的にはバイアスＥＣＲ−ＣＶＤ法を用いた種々の方法
を提案している。
に当たっては、トレンチ（溝）の埋め込み技術がそのキ
ープロセスのひとつになる。これについて、本発明者
は、エッチングと堆積を同時進行的に行う堆積手段、代
表的にはバイアスＥＣＲ−ＣＶＤ法を用いた種々の方法
を提案している。
【０００４】そして、上記バイアスＥＣＲ−ＣＶＤ法で
は、上述のように堆積とエッチングを同時進行的に行う
ので、広いトレンチと狭いトレンチを同じ厚さのＳｉＯ
2 等の半導体で埋め込む、いわゆる完全シャロートレン
チ化が可能であり、しかもエッチングと堆積の比率を制
御することによって、比較的大きいアスペクト比のトレ
ンチ埋め込みにも対応できるばかりでなく、上記比率の
調整によって、基板に対して平行な水平方向にはエッチ
ングが進行し、これと垂直な方向にはエッチングも堆積
も進行しないようにしていわゆる水平戻し法を用い、レ
ジスト合わせのマージンをとり、溝以外の領域の余分に
堆積した半導体層の除去も可能である。
は、上述のように堆積とエッチングを同時進行的に行う
ので、広いトレンチと狭いトレンチを同じ厚さのＳｉＯ
2 等の半導体で埋め込む、いわゆる完全シャロートレン
チ化が可能であり、しかもエッチングと堆積の比率を制
御することによって、比較的大きいアスペクト比のトレ
ンチ埋め込みにも対応できるばかりでなく、上記比率の
調整によって、基板に対して平行な水平方向にはエッチ
ングが進行し、これと垂直な方向にはエッチングも堆積
も進行しないようにしていわゆる水平戻し法を用い、レ
ジスト合わせのマージンをとり、溝以外の領域の余分に
堆積した半導体層の除去も可能である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
利点を利用したトレンチ埋め込みを行った場合、 １）バイアスＥＣＲ−ＣＶＤのスループット自体が比較
的小さい。 ２）トレンチ埋め込みの際のパターン依存性により、Ｓ
ｉ等の基板の広い領域にはＳｉＯ2 が厚く残り、しかも
この水平戻しエッチングの際エッチング形状にすそ引き
を生じ、この部分の水平方向のエッチング速度が小さい
ため、スループットが更に一段と小さくなる。 という問題が生じる。
利点を利用したトレンチ埋め込みを行った場合、 １）バイアスＥＣＲ−ＣＶＤのスループット自体が比較
的小さい。 ２）トレンチ埋め込みの際のパターン依存性により、Ｓ
ｉ等の基板の広い領域にはＳｉＯ2 が厚く残り、しかも
この水平戻しエッチングの際エッチング形状にすそ引き
を生じ、この部分の水平方向のエッチング速度が小さい
ため、スループットが更に一段と小さくなる。 という問題が生じる。
【０００６】本発明は、かかる問題点を解決するために
なされたもので、バイアスＥＣＲ−ＣＶＤ法等の堆積手
段にエッチバック法またはホトレジスト膜のリフトオフ
法を組み合わせることによって、表面の平坦化が迅速に
行える半導体装置の製造方法を得ることを目的とする。
なされたもので、バイアスＥＣＲ−ＣＶＤ法等の堆積手
段にエッチバック法またはホトレジスト膜のリフトオフ
法を組み合わせることによって、表面の平坦化が迅速に
行える半導体装置の製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】本出願の請求項１の発明
は、基板上にエッチングストップ層とダミー層を順次形
成する工程と、前記基板に溝を形成する工程と、前記溝
をエッチングと堆積を同時進行的に行う堆積手段により
前記ダミー層まで埋め込みを行う工程と、前記溝以外の
領域に堆積された半導体層を全面エッチバックする工程
と、更に上記全面エッチバック工程後に前記溝以外の領
域に残った半導体層をエッチングと堆積を同時進行的に
行うエッチング手段により水平戻しする工程と、また
は、上記水平戻し工程後に全面エッチバックする工程
と、少なくとも前記溝の埋め込み部上にホトレジスト膜
を形成する工程と、前記ホトレジスト膜をマスクとして
前記半導体層とエッチングストップ層とを除去する工程
とを有することを特徴とするものである。
は、基板上にエッチングストップ層とダミー層を順次形
成する工程と、前記基板に溝を形成する工程と、前記溝
をエッチングと堆積を同時進行的に行う堆積手段により
前記ダミー層まで埋め込みを行う工程と、前記溝以外の
領域に堆積された半導体層を全面エッチバックする工程
と、更に上記全面エッチバック工程後に前記溝以外の領
域に残った半導体層をエッチングと堆積を同時進行的に
行うエッチング手段により水平戻しする工程と、また
は、上記水平戻し工程後に全面エッチバックする工程
と、少なくとも前記溝の埋め込み部上にホトレジスト膜
を形成する工程と、前記ホトレジスト膜をマスクとして
前記半導体層とエッチングストップ層とを除去する工程
とを有することを特徴とするものである。
【０００８】本出願の請求項２の発明は、基板上にエッ
チングストップ層とダミー層及びホトレジストパターン
を順次形成する工程と、前記ホトレジスト膜をマスクと
して異方性エッチングにより前記基板上に溝を形成する
工程と、前記ホトレジスト膜を残したまま、エッチング
と堆積を同時進行的に行う堆積手段により前記ダミー層
まで前記の埋め込みを行う工程と、前記溝以外の領域に
堆積された半導体層をエッチングと堆積を同時進行的に
行うエッチング手段により水平戻しする工程と、前記ホ
トレジスト膜をリフトオフする工程と、ダミー層をエッ
チング除去する工程と、研摩する工程とを有することを
特徴とするものである。
チングストップ層とダミー層及びホトレジストパターン
を順次形成する工程と、前記ホトレジスト膜をマスクと
して異方性エッチングにより前記基板上に溝を形成する
工程と、前記ホトレジスト膜を残したまま、エッチング
と堆積を同時進行的に行う堆積手段により前記ダミー層
まで前記の埋め込みを行う工程と、前記溝以外の領域に
堆積された半導体層をエッチングと堆積を同時進行的に
行うエッチング手段により水平戻しする工程と、前記ホ
トレジスト膜をリフトオフする工程と、ダミー層をエッ
チング除去する工程と、研摩する工程とを有することを
特徴とするものである。
【０００９】本発明において、ダミー層とは、エッチン
グと堆積を同時進行的に行う堆積手段、代表的にはバイ
アスＥＣＲ−ＣＶＤ法により埋め込みを行う際には形成
しておき、最終的には除去するものを言う。
グと堆積を同時進行的に行う堆積手段、代表的にはバイ
アスＥＣＲ−ＣＶＤ法により埋め込みを行う際には形成
しておき、最終的には除去するものを言う。
【００１０】この発明において、ダミー層の上部表面を
超過しないように、即ちダミー層の中間程度の所まで反
応種を埋め込み、埋め込み後にダミー層を除去して、Ｓ
ｉＯ2 等のバイアスＥＣＲ−ＣＶＤ等により形成した層
を基板面より突出させるようにするのは、耐圧性の向上
等の理由から、好ましいことである。
超過しないように、即ちダミー層の中間程度の所まで反
応種を埋め込み、埋め込み後にダミー層を除去して、Ｓ
ｉＯ2 等のバイアスＥＣＲ−ＣＶＤ等により形成した層
を基板面より突出させるようにするのは、耐圧性の向上
等の理由から、好ましいことである。
【００１１】ダミー層は、例えばバイアスＥＣＲ−ＣＶ
ＤによりＳｉＯ2 を形成する場合には、ポリＳｉ（ポリ
シリコン）から好ましく形成することができる。
ＤによりＳｉＯ2 を形成する場合には、ポリＳｉ（ポリ
シリコン）から好ましく形成することができる。
【００１２】本発明において、溝以外の領域に堆積した
ＳｉＯ2 等の半導体層の除去に利用するバイアスＥＣＲ
−ＣＶＤ等のエッチング緩衝層として、エッチングスト
ップ層をバイアスＥＣＲ−ＣＶＤ等によりＳｉＯ2 等に
より埋め込む際にダミー層と基板の間に形成しておき、
最終的にはこれを除去する構成をとることができる。
ＳｉＯ2 等の半導体層の除去に利用するバイアスＥＣＲ
−ＣＶＤ等のエッチング緩衝層として、エッチングスト
ップ層をバイアスＥＣＲ−ＣＶＤ等によりＳｉＯ2 等に
より埋め込む際にダミー層と基板の間に形成しておき、
最終的にはこれを除去する構成をとることができる。
【００１３】エッチングストップ層は、ダミー層よりエ
ッチング速度が小さい材料（例えばダミー層がポリＳｉ
から成る場合、これよりエッチング速度が小さいシリコ
ン化合物等）を使用する必要があり、バイアスＥＣＲ−
ＣＶＤによりＳｉＯ2 を形成する場合には、かかるスト
ップ層としては、パッドＳｉＯ2 から成る層を好ましく
採用できる。
ッチング速度が小さい材料（例えばダミー層がポリＳｉ
から成る場合、これよりエッチング速度が小さいシリコ
ン化合物等）を使用する必要があり、バイアスＥＣＲ−
ＣＶＤによりＳｉＯ2 を形成する場合には、かかるスト
ップ層としては、パッドＳｉＯ2 から成る層を好ましく
採用できる。
【００１４】また上記エッチングストップ層を除去後、
ＳｉＯ2 等のバイアスＥＣＲ−ＣＶＤにより形成する層
を基板面より突出させるのは、ゲート酸化膜の耐圧劣化
の防止のために有効である。
ＳｉＯ2 等のバイアスＥＣＲ−ＣＶＤにより形成する層
を基板面より突出させるのは、ゲート酸化膜の耐圧劣化
の防止のために有効である。
【００１５】本出願の請求項１の発明において、バイア
スＥＣＲ−ＣＶＤによる水平戻し工程後に、スパッタエ
ッチング（Ａｒスパッタエッチング等）する工程を加
え、次いで全面エッチバックする工程を実施すること
は、バイアスＥＣＲ−ＣＶＤによる水平戻し工程の時間
を短縮でき、好ましい態様である。
スＥＣＲ−ＣＶＤによる水平戻し工程後に、スパッタエ
ッチング（Ａｒスパッタエッチング等）する工程を加
え、次いで全面エッチバックする工程を実施すること
は、バイアスＥＣＲ−ＣＶＤによる水平戻し工程の時間
を短縮でき、好ましい態様である。
【００１６】また、本出願の請求項１の発明において、
基板上に形成するダミー層の厚さを、レジスト合わせの
マージンをとるためのバイアスＥＣＲ−ＣＶＤによる水
平戻し工程で生じるすそ引き段差の厚さより厚く形成し
ておくことも、水平戻し工程の時間を短縮でき、好まし
い実施態様である。
基板上に形成するダミー層の厚さを、レジスト合わせの
マージンをとるためのバイアスＥＣＲ−ＣＶＤによる水
平戻し工程で生じるすそ引き段差の厚さより厚く形成し
ておくことも、水平戻し工程の時間を短縮でき、好まし
い実施態様である。
【００１７】ここで、水平戻し法とは、水平戻しの条
件、即ち垂直方向（基板と垂直な方向、即ち添付図面の
上下方向）にはエッチングも堆積も進行せず、水平方向
（同じく添付図面の左右方向）ではエッチングが進行す
る条件でバイアスＥＣＲ−ＣＶＤに代表されるエッチン
グと堆積を同じ進行的に行う堆積手段を行う技術であ
る。
件、即ち垂直方向（基板と垂直な方向、即ち添付図面の
上下方向）にはエッチングも堆積も進行せず、水平方向
（同じく添付図面の左右方向）ではエッチングが進行す
る条件でバイアスＥＣＲ−ＣＶＤに代表されるエッチン
グと堆積を同じ進行的に行う堆積手段を行う技術であ
る。
【００１８】
【作用】本出願の請求項１の発明によれば、バイアスＥ
ＣＲ−ＣＶＤ等によるトレンチ埋め込み後、水平戻し工
程の前または後に全面エッチバックをする工程を組み合
わせることにより、ダミー層上に堆積した余分の半導体
層の特に水平戻し法による除去で長時間を要するすそ引
き部分を除去できるので、水平戻しの時間を短縮でき
る。
ＣＲ−ＣＶＤ等によるトレンチ埋め込み後、水平戻し工
程の前または後に全面エッチバックをする工程を組み合
わせることにより、ダミー層上に堆積した余分の半導体
層の特に水平戻し法による除去で長時間を要するすそ引
き部分を除去できるので、水平戻しの時間を短縮でき
る。
【００１９】本出願の請求項２の発明によれば、ホトレ
ジスト上に形成されたＳｉＯ2 等の堆積物を水平戻しで
後退させてホトレジストが露出後は、リフトオフにより
レジストとともに堆積物も同時に除去できるので、水平
戻しを短時間行うだけですむ。
ジスト上に形成されたＳｉＯ2 等の堆積物を水平戻しで
後退させてホトレジストが露出後は、リフトオフにより
レジストとともに堆積物も同時に除去できるので、水平
戻しを短時間行うだけですむ。
【００２０】
【実施例】以下本出願の各発明の実施例について、図面
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
【００２１】実施例−１ この実施例は、本出願の請求項１の発明を、半導体装置
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
【００２２】図１を参照する。本実施例においては、半
導体基板１の上にエッチングストップ層３とダミー層４
を形成する各材料によりこの順にそれぞれの膜を形成積
層し、これにフォトリソグラフィー技術等により溝２を
形成することによって、図１（ａ）に示す如く、溝２
（トレンチ）の開口２１の周囲に、エッチングストップ
層３とダミー層４を設ける。次いで該溝２にバイアスＥ
ＣＲ−ＣＶＤを行って半導体を埋め込み、図１（ｂ）の
ようにする。溝２内に形成された半導体の埋め込み部を
符号５で示し、溝２以外の領域に堆積された半導体層を
５ａで示す。このとき本実施例では、半導体は図１
（ｂ）の如く少なくともダミー層４の下端の上まで埋め
込んで、埋め込み部５とする。その後、全面エッチバッ
ク（ブランケットエッチバック）を行い、溝２以上の領
域に堆積された余分の半導体層５ａを一部除去するが、
このとき溝２内の埋め込み部５が図１（ｃ）に示す如く
ダミー層４の中間程度までエッチングされた時点で全面
エッチバックを停止する。続いてバイアスＥＣＲ−ＣＶ
Ｄ技術の水平戻し法を利用して、レジスト合わせのマー
ジンをとり、ダミー層４を残して図１（ｄ）に示す表面
構造を得る。その後、少なくとも溝２の埋め込み部５の
上にホトレジスト膜６を図１（ｅ）に示すようにパター
ン形成する。その後、堆積物層５ａをエッチング除去
し、更にダミー層４及びエッチングストップ層３を順次
エッチング除去して、図１（ｆ）の埋め込み構造を得
る。本例では図の如く埋め込み部５が、基板１の上面よ
りやや突出して形成され、基板１のコーナー部が露出す
ることが防止される。なお、本例では上記の全面エッチ
バック工程を水平戻し工程と後に行っても同等の効果が
得られる。
導体基板１の上にエッチングストップ層３とダミー層４
を形成する各材料によりこの順にそれぞれの膜を形成積
層し、これにフォトリソグラフィー技術等により溝２を
形成することによって、図１（ａ）に示す如く、溝２
（トレンチ）の開口２１の周囲に、エッチングストップ
層３とダミー層４を設ける。次いで該溝２にバイアスＥ
ＣＲ−ＣＶＤを行って半導体を埋め込み、図１（ｂ）の
ようにする。溝２内に形成された半導体の埋め込み部を
符号５で示し、溝２以外の領域に堆積された半導体層を
５ａで示す。このとき本実施例では、半導体は図１
（ｂ）の如く少なくともダミー層４の下端の上まで埋め
込んで、埋め込み部５とする。その後、全面エッチバッ
ク（ブランケットエッチバック）を行い、溝２以上の領
域に堆積された余分の半導体層５ａを一部除去するが、
このとき溝２内の埋め込み部５が図１（ｃ）に示す如く
ダミー層４の中間程度までエッチングされた時点で全面
エッチバックを停止する。続いてバイアスＥＣＲ−ＣＶ
Ｄ技術の水平戻し法を利用して、レジスト合わせのマー
ジンをとり、ダミー層４を残して図１（ｄ）に示す表面
構造を得る。その後、少なくとも溝２の埋め込み部５の
上にホトレジスト膜６を図１（ｅ）に示すようにパター
ン形成する。その後、堆積物層５ａをエッチング除去
し、更にダミー層４及びエッチングストップ層３を順次
エッチング除去して、図１（ｆ）の埋め込み構造を得
る。本例では図の如く埋め込み部５が、基板１の上面よ
りやや突出して形成され、基板１のコーナー部が露出す
ることが防止される。なお、本例では上記の全面エッチ
バック工程を水平戻し工程と後に行っても同等の効果が
得られる。
【００２３】更に詳しくは本実施例では、半導体基板１
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ2 を形成してこれを埋め込むように構成し
た。
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ2 を形成してこれを埋め込むように構成し
た。
【００２４】本実施例においては、基板１の上にＣＶＤ
によりパッドＳｉＯ2 のエッチングストップ層３（例え
ば膜厚２００Å）を、続いてポリＳｉによりダミー層４
（例えば膜厚１０００Å）を設け、０．２μｍ幅の溝２
（トレンチ）を、フォトリソグラフィ技術とドライエッ
チング技術を用いて形成する（溝２の深さは例えば１μ
ｍとする）。 これにより図１（ａ）の構造を得る。
によりパッドＳｉＯ2 のエッチングストップ層３（例え
ば膜厚２００Å）を、続いてポリＳｉによりダミー層４
（例えば膜厚１０００Å）を設け、０．２μｍ幅の溝２
（トレンチ）を、フォトリソグラフィ技術とドライエッ
チング技術を用いて形成する（溝２の深さは例えば１μ
ｍとする）。 これにより図１（ａ）の構造を得る。
【００２５】次にバイアスＥＣＲ−ＣＶＤ法を用いて、
この溝２を埋め込む。例えば、次の条件でトレンチ埋め
込みを行う。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ2 がダミー層４であるポリＳ
ｉの少なくとも下端よりは上に来るように、予め時間を
設定しておく。これにより図１（ｂ）の構造を得る。
この溝２を埋め込む。例えば、次の条件でトレンチ埋め
込みを行う。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ2 がダミー層４であるポリＳ
ｉの少なくとも下端よりは上に来るように、予め時間を
設定しておく。これにより図１（ｂ）の構造を得る。
【００２６】その後、ＳｉＯ2 を例えば使用ガス系ＣＨ
3 Ｆ＝７５ＳＣＣＭ、圧力５×１０-2Ｔｏｒｒ、０．２
３Ｗ／ｃｍ2 の条件で全面エッチバックする。エッチバ
ック量は、最終的に埋め込みＳｉＯ2 ５が基板１より突
出するようにポリＳｉの厚さより少なくして、図１
（ｃ）の構造を得る。
3 Ｆ＝７５ＳＣＣＭ、圧力５×１０-2Ｔｏｒｒ、０．２
３Ｗ／ｃｍ2 の条件で全面エッチバックする。エッチバ
ック量は、最終的に埋め込みＳｉＯ2 ５が基板１より突
出するようにポリＳｉの厚さより少なくして、図１
（ｃ）の構造を得る。
【００２７】次に、バイアスＥＣＲ−ＣＶＤ技術の水平
戻し法を使用して溝２の間の狭い部分の余分なＳｉＯ2
５ａを除去し、レジスト合わせのマージンを広くとり、
図１（ｄ）の構造を得る。水平戻しの条件は前記のバイ
アスＥＣＲ−ＣＶＤ法の使用ガス系をＳｉＨ4 ／Ｎ2 Ｏ
＝７．５／３５ＳＣＣＭに変えたほかは同じ条件で行う
ことにより、実施した。
戻し法を使用して溝２の間の狭い部分の余分なＳｉＯ2
５ａを除去し、レジスト合わせのマージンを広くとり、
図１（ｄ）の構造を得る。水平戻しの条件は前記のバイ
アスＥＣＲ−ＣＶＤ法の使用ガス系をＳｉＨ4 ／Ｎ2 Ｏ
＝７．５／３５ＳＣＣＭに変えたほかは同じ条件で行う
ことにより、実施した。
【００２８】その後、溝２外の広い領域のＳｉＯ2 ５ａ
を除去するためレジストパターニングを行い、図１
（ｅ）の構造を得る。それからこのホトレジストをマス
クとして前記の全面エッチバックと同じ条件でドライエ
ッチングするかウェットエッチングによってＳｉＯ2 を
除する。その後ダミー層４であるポリＳｉ層をＫＯＨ溶
液などで除去し、更にエッチングストップ層３であるパ
ッドＳｉＯ2 層を希ＨＦなどでエッチング除去する。こ
れにより図１（ｆ）の構造を得ることができる。
を除去するためレジストパターニングを行い、図１
（ｅ）の構造を得る。それからこのホトレジストをマス
クとして前記の全面エッチバックと同じ条件でドライエ
ッチングするかウェットエッチングによってＳｉＯ2 を
除する。その後ダミー層４であるポリＳｉ層をＫＯＨ溶
液などで除去し、更にエッチングストップ層３であるパ
ッドＳｉＯ2 層を希ＨＦなどでエッチング除去する。こ
れにより図１（ｆ）の構造を得ることができる。
【００２９】本実施例によれば、埋め込みＳｉＯ2 が基
板１より突出するので、基板１のコーナーが露出するこ
とがなく、その後、基板１のシリコン表面を酸化した際
に、酸化膜の耐圧が劣化することはない。
板１より突出するので、基板１のコーナーが露出するこ
とがなく、その後、基板１のシリコン表面を酸化した際
に、酸化膜の耐圧が劣化することはない。
【００３０】実施例−２ この実施例は、本出願の請求項１の発明において、バイ
アスＥＣＲ−ＣＶＤによる水平戻し工程後に、Ａｒスパ
ッタエッチングを行い、次いで全面エッチバックを行っ
て、水平戻し工程時間を短縮してもレジスト合わせマー
ジンを確保できる好ましい実施態様を具体化したもので
ある。
アスＥＣＲ−ＣＶＤによる水平戻し工程後に、Ａｒスパ
ッタエッチングを行い、次いで全面エッチバックを行っ
て、水平戻し工程時間を短縮してもレジスト合わせマー
ジンを確保できる好ましい実施態様を具体化したもので
ある。
【００３１】実施例−１のバイアスＥＣＲ−ＣＶＤによ
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うと図２（ａ）
の構造を得る。この後水平戻しを続けると水平方向（図
の左右方向）にしかエッチングが進行しないから図２
（ｂ）のように溝２以外の領域に堆積された半導体層５
ａの頂上部の幅がそのまま維持されて、いわゆるすそ引
きが生じる。
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うと図２（ａ）
の構造を得る。この後水平戻しを続けると水平方向（図
の左右方向）にしかエッチングが進行しないから図２
（ｂ）のように溝２以外の領域に堆積された半導体層５
ａの頂上部の幅がそのまま維持されて、いわゆるすそ引
きが生じる。
【００３２】これに対して、水平戻しで図２（ａ）の構
造を得た時点で水平戻しに代えてＡｒスパッタエッチン
グを行うと、縦方向、横方向の両方ともエッチングが進
行して、図２（ｃ）に示すように溝２以外の領域に堆積
された半導体層５ａの頂上部の幅が狭くなると同時にす
そ引きも小さくなる。この後、全面エッチングを行いレ
ジスト合わせのマージンを広く確保することが容易とな
る。
造を得た時点で水平戻しに代えてＡｒスパッタエッチン
グを行うと、縦方向、横方向の両方ともエッチングが進
行して、図２（ｃ）に示すように溝２以外の領域に堆積
された半導体層５ａの頂上部の幅が狭くなると同時にす
そ引きも小さくなる。この後、全面エッチングを行いレ
ジスト合わせのマージンを広く確保することが容易とな
る。
【００３３】Ａｒスパッタリングは水平戻しに使用する
ものと同じＥＣＲ装置を使用して、例えばＡｒ＝５０Ｓ
ＣＣＭ、マイクロ波＝６００Ｗ、ＲＦ＝５００Ｗ、磁場
＝８７５ガウス、圧力＝７×１０-4Ｔｏｒｒで行う。
ものと同じＥＣＲ装置を使用して、例えばＡｒ＝５０Ｓ
ＣＣＭ、マイクロ波＝６００Ｗ、ＲＦ＝５００Ｗ、磁場
＝８７５ガウス、圧力＝７×１０-4Ｔｏｒｒで行う。
【００３４】実施例−３ この実施例は、本出願の請求項１の発明において、基板
上に形成するダミー層の厚さを、バイアスＥＣＲ−ＣＶ
Ｄ技術による水平戻し法のレジスト合わせのマージン確
保用すそ引き段差の厚さより厚く形成して、水平戻し工
程の時間を短縮するようにしたものである。請求項１の
発明の好ましい一実施態様を具体化したものである。
上に形成するダミー層の厚さを、バイアスＥＣＲ−ＣＶ
Ｄ技術による水平戻し法のレジスト合わせのマージン確
保用すそ引き段差の厚さより厚く形成して、水平戻し工
程の時間を短縮するようにしたものである。請求項１の
発明の好ましい一実施態様を具体化したものである。
【００３５】実施例−１のバイアスＥＣＲ−ＣＶＤによ
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うとき、ダミー
層４であるポリＳｉ層が薄いと図３に示す構造となる。
このとき、ダミー層４であるポリＳｉ層をレジスト合わ
せのマージン確保用すそ引き段差の厚さより厚くすれば
図３で破線に示す構造となり、レジスト合わせのマージ
ンを確保するために必要なＳｉＯ2 エッチバック膜厚が
薄くなることになり、その分水平戻しに必要な時間が短
縮できることになる。
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うとき、ダミー
層４であるポリＳｉ層が薄いと図３に示す構造となる。
このとき、ダミー層４であるポリＳｉ層をレジスト合わ
せのマージン確保用すそ引き段差の厚さより厚くすれば
図３で破線に示す構造となり、レジスト合わせのマージ
ンを確保するために必要なＳｉＯ2 エッチバック膜厚が
薄くなることになり、その分水平戻しに必要な時間が短
縮できることになる。
【００３６】実施例−４ この実施例は、本出願の請求項２の発明を具体化したも
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
【００３７】図４を参照する。本実施例では、基板１１
の上にエッチングストップ層１３及びダミー層１４を形
成する材料によりこの順に膜を形成積層し、更にこれに
ホトレジスト層１５をパターン形成し（図４（ａ）参
照）、これにホトレジスト１５をマスクとしてドライエ
ッチング技術等により溝１２を形成することによって、
図４（ｂ）に示す如く、溝１２（トレンチ）の開口２２
の周囲に、エッチングストップ層１３、ダミー層１４及
びホトレジスト層１５を設ける。次いでホトレジスト層
１５を残したまま、前記溝１２にバイアスＥＣＲ−ＣＶ
Ｄによって半導体を埋め込み、図４（ｃ）のような構造
にする。溝１２内に形成された半導体の埋め込み部を符
号１６で示し、溝１２以外の領域に堆積された半導体層
１６ａで示す。このとき本実施例では、溝１２内の半導
体層１６は図４（ｃ）に示す如く少なくともダミー層１
４の下端の上まで埋め込むが、溝１２の左右両端にはホ
トレジスト層１５の上端までメニスカス部の突起１６ｂ
が形成される。その後バイアスＥＣＲ−ＣＶＤ技術の水
平戻し法を利用して、ホトレジスト層１５の上端が露出
する図４（ｄ）の構造とする。その後レジストをリフト
オフして、ホトレジスト層１５上の堆積物層１６ａを除
去して図４（ｅ）に示す表面構造を得る。その後ダミー
層１４をエッチング除去し、続いて突起１６ｂを研摩除
去し、最後にエッチングストップ層１３をエッチング除
去して、図４（ｆ）の埋め込み構造を得る。本例では図
の如く埋め込み１６が、基板１１の上面よりやや突出し
て形成され、基板１１のコーナー部が露出することが防
止される。
の上にエッチングストップ層１３及びダミー層１４を形
成する材料によりこの順に膜を形成積層し、更にこれに
ホトレジスト層１５をパターン形成し（図４（ａ）参
照）、これにホトレジスト１５をマスクとしてドライエ
ッチング技術等により溝１２を形成することによって、
図４（ｂ）に示す如く、溝１２（トレンチ）の開口２２
の周囲に、エッチングストップ層１３、ダミー層１４及
びホトレジスト層１５を設ける。次いでホトレジスト層
１５を残したまま、前記溝１２にバイアスＥＣＲ−ＣＶ
Ｄによって半導体を埋め込み、図４（ｃ）のような構造
にする。溝１２内に形成された半導体の埋め込み部を符
号１６で示し、溝１２以外の領域に堆積された半導体層
１６ａで示す。このとき本実施例では、溝１２内の半導
体層１６は図４（ｃ）に示す如く少なくともダミー層１
４の下端の上まで埋め込むが、溝１２の左右両端にはホ
トレジスト層１５の上端までメニスカス部の突起１６ｂ
が形成される。その後バイアスＥＣＲ−ＣＶＤ技術の水
平戻し法を利用して、ホトレジスト層１５の上端が露出
する図４（ｄ）の構造とする。その後レジストをリフト
オフして、ホトレジスト層１５上の堆積物層１６ａを除
去して図４（ｅ）に示す表面構造を得る。その後ダミー
層１４をエッチング除去し、続いて突起１６ｂを研摩除
去し、最後にエッチングストップ層１３をエッチング除
去して、図４（ｆ）の埋め込み構造を得る。本例では図
の如く埋め込み１６が、基板１１の上面よりやや突出し
て形成され、基板１１のコーナー部が露出することが防
止される。
【００３８】更に詳しくは本実施例では、実施例−１と
同様にパッドＳｉＯ2 のエッチングストップ層（例えば
膜厚１００Å）とポリＳｉのダミー層１４（例えば膜厚
１０００Å）を順次形成積層したものにホトレジスト層
１５をパターン形成して図４（ａ）のようにする。レジ
スト膜１５の厚さは、なるべくアスペクト比が大きくな
らないように、次工程でのドライエッチング等での減少
分も含み最小膜厚にしておく。
同様にパッドＳｉＯ2 のエッチングストップ層（例えば
膜厚１００Å）とポリＳｉのダミー層１４（例えば膜厚
１０００Å）を順次形成積層したものにホトレジスト層
１５をパターン形成して図４（ａ）のようにする。レジ
スト膜１５の厚さは、なるべくアスペクト比が大きくな
らないように、次工程でのドライエッチング等での減少
分も含み最小膜厚にしておく。
【００３９】次に、このレジスト膜５をマスクとして、
例えば次の条件でドライエッチングによって溝１２を形
成する。 使用ガス系：ＳＦ6 ／フロン１１３＝１０／６０ＳＣＣ
Ｍ 圧力：１０ｍＴｏｒｒ マイクロ波：８５０Ｗ ＲＦバイアス：１５０Ｗ これにより図４（ｂ）の構造を得る。
例えば次の条件でドライエッチングによって溝１２を形
成する。 使用ガス系：ＳＦ6 ／フロン１１３＝１０／６０ＳＣＣ
Ｍ 圧力：１０ｍＴｏｒｒ マイクロ波：８５０Ｗ ＲＦバイアス：１５０Ｗ これにより図４（ｂ）の構造を得る。
【００４０】次にバイアスＥＣＲ−ＣＶＤ法を用いて、
この溝１２を、例えば、次の条件で埋め込む。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ2 がダミー層１４の少なくと
も下端より上に来るように、予め時間を設定しておく。
その結果、溝１２の左右両端にはトレンチ形成後残った
ホトレジスト層１５の上端まで突起１６ｂが形成された
図４（ｃ）の構造を得る。
この溝１２を、例えば、次の条件で埋め込む。 使用ガス系：ＳｉＨ4 ／Ｎ2 Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０-4Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ2 がダミー層１４の少なくと
も下端より上に来るように、予め時間を設定しておく。
その結果、溝１２の左右両端にはトレンチ形成後残った
ホトレジスト層１５の上端まで突起１６ｂが形成された
図４（ｃ）の構造を得る。
【００４１】その後、バイアスＥＣＲ−ＣＶＤ技術の水
平戻し法を利用して、図４（ｄ）のようにホトレジスト
層１５の上面端部の露出する構造を得る。水平戻しの条
件は上部埋め込み工程の使用ガス系をＳｉＨ4 ／Ｎ2 Ｏ
＝７．５／３５ＳＣＣＭに代えたほかは同じバイアスＥ
ＣＲ−ＣＶＤ条件で行った。
平戻し法を利用して、図４（ｄ）のようにホトレジスト
層１５の上面端部の露出する構造を得る。水平戻しの条
件は上部埋め込み工程の使用ガス系をＳｉＨ4 ／Ｎ2 Ｏ
＝７．５／３５ＳＣＣＭに代えたほかは同じバイアスＥ
ＣＲ−ＣＶＤ条件で行った。
【００４２】その後、レジストをリフトオフしてホスト
レジスト層１５上の堆積物層１６ａを同時に除去する。
レジストの除去は発煙硝酸などによるウェットプロセス
またはＯ2 アッシングドライエッチングのいずれかを使
用することが好ましい。これにより図４（ｅ）に示す埋
め込み部の突起１６ｂがダミー層１４であるポリＳｉ面
より突出した構造を得る。
レジスト層１５上の堆積物層１６ａを同時に除去する。
レジストの除去は発煙硝酸などによるウェットプロセス
またはＯ2 アッシングドライエッチングのいずれかを使
用することが好ましい。これにより図４（ｅ）に示す埋
め込み部の突起１６ｂがダミー層１４であるポリＳｉ面
より突出した構造を得る。
【００４３】次に、ダミー層１４であるポリＳｉ層をＫ
ＯＨ溶液などで除去し、凸状に突出した埋め込みＳｉＯ
2 １６をパッドＳｉＯ2 層１３をストッパーとして研摩
して平坦化する。最後にエッチングストップ層１３であ
るパッドＳｉＯ2 層を希ＨＦなどで除去して、図４
（ｆ）の構造を得ることができる。研摩は、シリコン材
に対する一般的なポリッシュ手段を用いることにより、
行うことができる。
ＯＨ溶液などで除去し、凸状に突出した埋め込みＳｉＯ
2 １６をパッドＳｉＯ2 層１３をストッパーとして研摩
して平坦化する。最後にエッチングストップ層１３であ
るパッドＳｉＯ2 層を希ＨＦなどで除去して、図４
（ｆ）の構造を得ることができる。研摩は、シリコン材
に対する一般的なポリッシュ手段を用いることにより、
行うことができる。
【００４４】なお、溝２内のＳｉＯ2 埋め込み部１６を
基板１１面より突出させて、後工程でゲート酸化膜を形
成したときに、耐圧劣化の問題が起らないことを更に確
実にするためと、研摩時のストッパーとしてポリＳｉ層
１４を有効に活用するために、ダミー層１４であるポリ
Ｓｉ層のエッチングを中間で留め、研摩終了後残ったポ
リＳｉをパッドＳｉＯ2 と共に除去することは好ましい
ことである。
基板１１面より突出させて、後工程でゲート酸化膜を形
成したときに、耐圧劣化の問題が起らないことを更に確
実にするためと、研摩時のストッパーとしてポリＳｉ層
１４を有効に活用するために、ダミー層１４であるポリ
Ｓｉ層のエッチングを中間で留め、研摩終了後残ったポ
リＳｉをパッドＳｉＯ2 と共に除去することは好ましい
ことである。
【００４５】即ち、このようにすると、必ず埋め込み部
３であるＳｉＯ2 層は突出するため基板１のコーナーの
露出が避けられ、ここにゲート酸化膜を形成しても、耐
圧の劣化の問題は起らない。
３であるＳｉＯ2 層は突出するため基板１のコーナーの
露出が避けられ、ここにゲート酸化膜を形成しても、耐
圧の劣化の問題は起らない。
【００４６】
【発明の効果】上述の如く、本出願の請求項１の発明に
よれば、全面エッチバックで溝以外の領域の余分の堆積
物であるＳｉＯ2 等のすそが溝の端縁から後退するの
で、その工程の後または前に行う水平戻しの時間を短縮
できる。更に、水平戻しを行ってから全面エッチバック
を行う場合に、Ａｒスパッタエッチング等の工程を挿入
すると水平方向、垂直方向の両方向ともエッチングが進
行しすそ引きが小さくなるので、水平戻し時間を短縮す
ることができる。また、ダミー層の厚さを水平戻し法で
生じる、レジスト合わせに必要なマージン確保用のすそ
引き段差の厚さより厚く形成することにより、水平戻し
時間を短縮することができる。
よれば、全面エッチバックで溝以外の領域の余分の堆積
物であるＳｉＯ2 等のすそが溝の端縁から後退するの
で、その工程の後または前に行う水平戻しの時間を短縮
できる。更に、水平戻しを行ってから全面エッチバック
を行う場合に、Ａｒスパッタエッチング等の工程を挿入
すると水平方向、垂直方向の両方向ともエッチングが進
行しすそ引きが小さくなるので、水平戻し時間を短縮す
ることができる。また、ダミー層の厚さを水平戻し法で
生じる、レジスト合わせに必要なマージン確保用のすそ
引き段差の厚さより厚く形成することにより、水平戻し
時間を短縮することができる。
【００４７】また、請求項２の発明によれば、ホトレジ
ストリフトオフによって溝以外の領域のＳｉＯ2 等の堆
積物を同時に除去されるので、全面エッチバック工程が
不要になるばかりでなく、埋め込み部の突起部のみを研
摩除去すればよいので研摩時間が短縮できる。
ストリフトオフによって溝以外の領域のＳｉＯ2 等の堆
積物を同時に除去されるので、全面エッチバック工程が
不要になるばかりでなく、埋め込み部の突起部のみを研
摩除去すればよいので研摩時間が短縮できる。
【００４８】即ち、本出願の請求項１，２いずれの発明
によっても、従来のバイアスＥＣＲ−ＣＶＤ法等におけ
る最大の欠点であった水平戻しに表面の平坦化に要した
時間の大幅短縮が可能となる。しかも埋め込み材料であ
るＳｉＯ2 等が基板であるＳｉ等の表面より突出する形
になるので、基板のコーナー部露出に伴う耐圧の問題を
解決するという効果を奏する。
によっても、従来のバイアスＥＣＲ−ＣＶＤ法等におけ
る最大の欠点であった水平戻しに表面の平坦化に要した
時間の大幅短縮が可能となる。しかも埋め込み材料であ
るＳｉＯ2 等が基板であるＳｉ等の表面より突出する形
になるので、基板のコーナー部露出に伴う耐圧の問題を
解決するという効果を奏する。
【図１】本発明の実施例−１の工程を被堆積材料の断面
図で順に示した説明図である。
図で順に示した説明図である。
【図２】本発明の実施例−２の工程の要部を被堆積材料
の断面図で順に示すとともに、作用を説明する説明図で
ある。
の断面図で順に示すとともに、作用を説明する説明図で
ある。
【図３】本発明の実施例−３の要部を被堆積材料の断面
図で示した説明図である。
図で示した説明図である。
【図４】本発明の実施例−４の工程を被堆積材料の断面
図の順に示した説明図である。
図の順に示した説明図である。
１ 半導体基板 ２ 溝 ３ エッチングストップ層 ４ ダミー層 ５ 埋め込み部 ５ａ 半導体層 ６ ホトレジスト膜 １１ 半導体基板 １２ 溝 １３ エッチングストップ層 １４ ダミー層 １５ ホトレジスト １６ 埋め込み部 １６ａ半導体層
【手続補正書】
【提出日】平成４年７月８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体装置の製造方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、表面の平坦化を迅速に
行うことができる半導体装置の製造方法に関するもので
ある。
行うことができる半導体装置の製造方法に関するもので
ある。
【０００２】
【従来の技術】半導体装置製造の分野では、素子の微細
化に伴い、アイソレーション（素子間分離）を従来のＬ
ＯＣＯＳにかえて、溝に素子分離用絶縁物を埋め込んで
素子間分離を行うトレンチアイソレーション、特にシャ
ロートレンチアイソレーションを実用化する動きがあ
る。
化に伴い、アイソレーション（素子間分離）を従来のＬ
ＯＣＯＳにかえて、溝に素子分離用絶縁物を埋め込んで
素子間分離を行うトレンチアイソレーション、特にシャ
ロートレンチアイソレーションを実用化する動きがあ
る。
【０００３】かかるトレンチアイソレーション構造形成
に当たっては、トレンチ（溝）の埋め込み技術がそのキ
ープロセスのひとつになる。これについて、本発明者
は、エッチングと堆積を同時進行的に行う堆積手段、代
表的にはバイアスＥＣＲ−ＣＶＤ法を用いた種々の方法
を提案している。
に当たっては、トレンチ（溝）の埋め込み技術がそのキ
ープロセスのひとつになる。これについて、本発明者
は、エッチングと堆積を同時進行的に行う堆積手段、代
表的にはバイアスＥＣＲ−ＣＶＤ法を用いた種々の方法
を提案している。
【０００４】そして、上記バイアスＥＣＲ−ＣＶＤ法で
は、上述のように堆積とエッチングを同時進行的に行う
ので、広いトレンチと狭いトレンチを同じ厚さのＳｉＯ
２等の絶縁膜で埋め込む、いわゆる完全平坦化シャロー
トレンチ化が可能であり、しかもエッチングと堆積の比
率を制御することによって、比較的大きいアスペクト比
のトレンチ埋め込みにも対応できるばかりでなく、上記
比率の調整によって、基板に対して平行な水平方向には
エッチングが進行し、これと垂直な方向にはエッチング
も堆積も進行しないようにしていわゆる水平戻し法を用
い、これにより、レジスト合わせのマージンをとり、溝
以外の領域の余分に堆積した絶縁膜を除去することも可
能である。
は、上述のように堆積とエッチングを同時進行的に行う
ので、広いトレンチと狭いトレンチを同じ厚さのＳｉＯ
２等の絶縁膜で埋め込む、いわゆる完全平坦化シャロー
トレンチ化が可能であり、しかもエッチングと堆積の比
率を制御することによって、比較的大きいアスペクト比
のトレンチ埋め込みにも対応できるばかりでなく、上記
比率の調整によって、基板に対して平行な水平方向には
エッチングが進行し、これと垂直な方向にはエッチング
も堆積も進行しないようにしていわゆる水平戻し法を用
い、これにより、レジスト合わせのマージンをとり、溝
以外の領域の余分に堆積した絶縁膜を除去することも可
能である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
利点を利用したトレンチ埋め込みを行った場合、 １）バイアスＥＣＲ−ＣＶＤのスループット自体が比較
的小さい。 ２）トレンチ埋め込みの際のパターン依存性により、Ｓ
ｉ等の基板の広い領域にはＳｉＯ２が厚く残り、しかも
この水平戻しエッチングの際エッチング形状にすそ引き
を生じ、この部分の水平方向のエッチング速度が小さい
ため、スループットが更に一段と小さくなる。 という問題が生じる。
利点を利用したトレンチ埋め込みを行った場合、 １）バイアスＥＣＲ−ＣＶＤのスループット自体が比較
的小さい。 ２）トレンチ埋め込みの際のパターン依存性により、Ｓ
ｉ等の基板の広い領域にはＳｉＯ２が厚く残り、しかも
この水平戻しエッチングの際エッチング形状にすそ引き
を生じ、この部分の水平方向のエッチング速度が小さい
ため、スループットが更に一段と小さくなる。 という問題が生じる。
【０００６】本発明は、かかる問題点を解決するために
なされたもので、バイアスＥＣＲ−ＣＶＤ法等の堆積手
段にエッチバック法またはホトレジスト膜のリフトオフ
法を組み合わせることによって、表面の平坦化が迅速に
行える半導体装置の製造方法を得ることを目的とする。
なされたもので、バイアスＥＣＲ−ＣＶＤ法等の堆積手
段にエッチバック法またはホトレジスト膜のリフトオフ
法を組み合わせることによって、表面の平坦化が迅速に
行える半導体装置の製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】本出願の請求項１の発明
は、基板上にエッチングストップ層とダミー層を順次形
成する工程と、前記基板に溝を形成する工程と、前記溝
をエッチングと堆積を同時進行的に行う堆積手段により
前記ダミー層まで埋め込みを行う工程と、前記溝以外の
領域に堆積された絶縁膜を全面エッチバックする工程
と、更に上記全面エッチバック工程後に前記溝以外の領
域に残った絶縁膜をエッチングと堆積を同時進行的に行
うエッチング手段により水平戻しする工程と、または、
上記水平戻し工程後に前記全面エッチバックを行うよう
にする工程と、少なくとも前記溝の埋め込み部上にホト
レジスト膜を形成する工程と、前記ホトレジスト膜をマ
スクとして前記絶縁膜を除去する工程とを有することを
特徴とするものである。
は、基板上にエッチングストップ層とダミー層を順次形
成する工程と、前記基板に溝を形成する工程と、前記溝
をエッチングと堆積を同時進行的に行う堆積手段により
前記ダミー層まで埋め込みを行う工程と、前記溝以外の
領域に堆積された絶縁膜を全面エッチバックする工程
と、更に上記全面エッチバック工程後に前記溝以外の領
域に残った絶縁膜をエッチングと堆積を同時進行的に行
うエッチング手段により水平戻しする工程と、または、
上記水平戻し工程後に前記全面エッチバックを行うよう
にする工程と、少なくとも前記溝の埋め込み部上にホト
レジスト膜を形成する工程と、前記ホトレジスト膜をマ
スクとして前記絶縁膜を除去する工程とを有することを
特徴とするものである。
【０００８】本出願の請求項２の発明は、基板上にエッ
チングストップ層とダミー層及びホトレジストパターン
を順次形成する工程と、前記ホトレジスト膜をマスクと
して異方性エッチングにより前記基板上に溝を形成する
工程と、前記ホトレジスト膜を残したまま、エッチング
と堆積を同時進行的に行う堆積手段により前記ダミー層
まで前記の埋め込みを行う工程と、前記溝以外の領域に
堆積された絶縁膜をエッチングと堆積を同時進行的に行
うエッチング手段により水平戻しする工程と、前記ホト
レジスト膜をリフトオフする工程と、ダミー層をエッチ
ング除去する工程と、研摩する工程とを有することを特
徴とするものである。
チングストップ層とダミー層及びホトレジストパターン
を順次形成する工程と、前記ホトレジスト膜をマスクと
して異方性エッチングにより前記基板上に溝を形成する
工程と、前記ホトレジスト膜を残したまま、エッチング
と堆積を同時進行的に行う堆積手段により前記ダミー層
まで前記の埋め込みを行う工程と、前記溝以外の領域に
堆積された絶縁膜をエッチングと堆積を同時進行的に行
うエッチング手段により水平戻しする工程と、前記ホト
レジスト膜をリフトオフする工程と、ダミー層をエッチ
ング除去する工程と、研摩する工程とを有することを特
徴とするものである。
【０００９】本発明において、ダミー層とは、エッチン
グと堆積を同時進行的に行う堆積手段、代表的にはバイ
アスＥＣＲ−ＣＶＤ法により埋め込みを行う際には形成
しておき、最終的には除去するものを言う。
グと堆積を同時進行的に行う堆積手段、代表的にはバイ
アスＥＣＲ−ＣＶＤ法により埋め込みを行う際には形成
しておき、最終的には除去するものを言う。
【００１０】この発明において、ダミー層の上部表面を
超過しないように、即ちダミー層の中間程度の所まで反
応種を埋め込み、埋め込み後にダミー層を除去して、Ｓ
ｉＯ２等のバイアスＥＣＲ−ＣＶＤ等により形成した層
を基板面より突出させるようにするのは、耐圧性の向上
等の理由から、好ましいことである。
超過しないように、即ちダミー層の中間程度の所まで反
応種を埋め込み、埋め込み後にダミー層を除去して、Ｓ
ｉＯ２等のバイアスＥＣＲ−ＣＶＤ等により形成した層
を基板面より突出させるようにするのは、耐圧性の向上
等の理由から、好ましいことである。
【００１１】ダミー層は、例えばバイアスＥＣＲ−ＣＶ
ＤによりＳｉＯ２を形成する場合には、ポリＳｉ（ポリ
シリコン）から好ましく形成することができる。
ＤによりＳｉＯ２を形成する場合には、ポリＳｉ（ポリ
シリコン）から好ましく形成することができる。
【００１２】本発明において、溝以外の領域に堆積した
ＳｉＯ２等の絶縁膜の除去に利用するダミー層をエッチ
ングする際のエッチング緩衝層として、エッチングスト
ップ層をダミー層と基板の間に形成しておき、最終的に
はこれを除去する構成をとることができる。
ＳｉＯ２等の絶縁膜の除去に利用するダミー層をエッチ
ングする際のエッチング緩衝層として、エッチングスト
ップ層をダミー層と基板の間に形成しておき、最終的に
はこれを除去する構成をとることができる。
【００１３】エッチングストップ層は、ダミー層よりエ
ッチング速度が小さい材料（例えばダミー層がポリＳｉ
から成る場合、これよりエッチング速度が小さいシリコ
ン化合物等）を使用する必要があり、バイアスＥＣＲ−
ＣＶＤによりＳｉＯ２を形成する場合には、かかるスト
ップ層としては、パッドＳｉＯ２から成る層を好ましく
採用できる。
ッチング速度が小さい材料（例えばダミー層がポリＳｉ
から成る場合、これよりエッチング速度が小さいシリコ
ン化合物等）を使用する必要があり、バイアスＥＣＲ−
ＣＶＤによりＳｉＯ２を形成する場合には、かかるスト
ップ層としては、パッドＳｉＯ２から成る層を好ましく
採用できる。
【００１４】また上記エッチングストップ層を除去後、
ＳｉＯ２等のバイアスＥＣＲ−ＣＶＤにより形成する層
を基板面より突出させるのは、ゲート酸化膜の耐圧劣化
の防止のために有効である。
ＳｉＯ２等のバイアスＥＣＲ−ＣＶＤにより形成する層
を基板面より突出させるのは、ゲート酸化膜の耐圧劣化
の防止のために有効である。
【００１５】本出願の請求項１の発明において、バイア
スＥＣＲ−ＣＶＤによる水平戻し工程後に、スパッタエ
ッチング（Ａｒスパッタエッチング等）する工程を加
え、次いで全面エッチバックする工程を実施すること
は、バイアスＥＣＲ−ＣＶＤによる水平戻し工程の時間
を短縮でき、好ましい態様である。
スＥＣＲ−ＣＶＤによる水平戻し工程後に、スパッタエ
ッチング（Ａｒスパッタエッチング等）する工程を加
え、次いで全面エッチバックする工程を実施すること
は、バイアスＥＣＲ−ＣＶＤによる水平戻し工程の時間
を短縮でき、好ましい態様である。
【００１６】また、本出願の請求項１の発明において、
基板上に形成するダミー層の厚さを、レジスト合わせの
マージンをとるためのバイアスＥＣＲ−ＣＶＤによる水
平戻し工程で生じるすそ引き段差の厚さより厚く形成し
ておくことも、水平戻し工程の時間を短縮でき、好まし
い実施態様である。
基板上に形成するダミー層の厚さを、レジスト合わせの
マージンをとるためのバイアスＥＣＲ−ＣＶＤによる水
平戻し工程で生じるすそ引き段差の厚さより厚く形成し
ておくことも、水平戻し工程の時間を短縮でき、好まし
い実施態様である。
【００１７】ここで、水平戻し法とは、水平戻しの条
件、即ち垂直方向（基板と垂直な方向、即ち添付図面の
上下方向）にはエッチングも堆積も進行せず、水平方向
（同じく添付図面の左右方向）ではエッチングが進行す
る条件でバイアスＥＣＲ−ＣＶＤに代表されるエッチン
グと堆積を同時進行的に行う堆積手段を行う技術であ
る。
件、即ち垂直方向（基板と垂直な方向、即ち添付図面の
上下方向）にはエッチングも堆積も進行せず、水平方向
（同じく添付図面の左右方向）ではエッチングが進行す
る条件でバイアスＥＣＲ−ＣＶＤに代表されるエッチン
グと堆積を同時進行的に行う堆積手段を行う技術であ
る。
【００１８】
【作用】本出願の請求項１の発明によれば、バイアスＥ
ＣＲ−ＣＶＤ等によるトレンチ埋め込み後、水平戻し工
程の前または後に全面エッチバックをする工程を組み合
わせることにより、ダミー層上に堆積した余分の絶縁膜
の特に水平戻し法による除去で長時間を要するすそ引き
部分を除去できるので、水平戻しの時間を短縮できる。
ＣＲ−ＣＶＤ等によるトレンチ埋め込み後、水平戻し工
程の前または後に全面エッチバックをする工程を組み合
わせることにより、ダミー層上に堆積した余分の絶縁膜
の特に水平戻し法による除去で長時間を要するすそ引き
部分を除去できるので、水平戻しの時間を短縮できる。
【００１９】本出願の請求項２の発明によれば、ホトレ
ジスト上に形成されたＳｉＯ２等の堆積物を水平戻しで
後退させてホトレジストが露出後は、リフトオフにより
レジストとともに堆積物も同時に除去できるので、水平
戻しを短時間行うだけですむ。
ジスト上に形成されたＳｉＯ２等の堆積物を水平戻しで
後退させてホトレジストが露出後は、リフトオフにより
レジストとともに堆積物も同時に除去できるので、水平
戻しを短時間行うだけですむ。
【００２０】
【実施例】以下本出願の各発明の実施例について、図面
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
【００２１】実施例−１ この実施例は、本出願の請求項１の発明を、半導体装置
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
【００２２】図１を参照する。本実施例においては、半
導体基板１の上にエッチングストップ層３とダミー層４
を形成する各材料によりこの順にそれぞれの膜を形成積
層し、これにフォトリソグラフィー技術等により溝２を
形成することによって、図１（ａ）に示す如く、溝２
（トレンチ）の開口２１の周囲に、エッチングストップ
層３とダミー層４を設ける。次いで該溝２にバイアスＥ
ＣＲ−ＣＶＤを行って絶縁材を埋め込み、図１（ｂ）の
ようにする。溝２内に形成された絶縁材の埋め込み部を
符号５で示し、溝２以外の領域に堆積された絶縁膜を５
ａで示す。このとき本実施例では、絶縁材は図１（ｂ）
の如く少なくともダミー層４の下端の上まで埋め込ん
で、埋め込み部５とする。その後、全面エッチバック
（ブランケットエッチバック）を行い、溝２以上の領域
に堆積された余分の絶縁膜５ａを一部除去するが、この
とき溝２内の埋め込み部５が図１（ｃ）に示す如くダミ
ー層４の中間程度までエッチングされた時点で全面エッ
チバックを停止する。続いてバイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、レジスト合わせのマージン
をとり、ダミー層４を残して図２（ｄ）に示す表面構造
を得る。その後、少なくとも溝２の埋め込み部５の上に
ホトレジスト膜６を図２（ｅ）に示すようにパターン形
成する。その後、堆積物層である絶縁膜５ａをエッチン
グ除去し、更にダミー層４及びエッチングストップ層３
を順次エッチング除去して、図２（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み部５が、基板１の上
面よりやや突出して形成され、基板１のコーナー部が露
出することが防止される。なお、本例では上記の全面エ
ッチバック工程を水平戻し工程の後に行っても同等の効
果が得られる。
導体基板１の上にエッチングストップ層３とダミー層４
を形成する各材料によりこの順にそれぞれの膜を形成積
層し、これにフォトリソグラフィー技術等により溝２を
形成することによって、図１（ａ）に示す如く、溝２
（トレンチ）の開口２１の周囲に、エッチングストップ
層３とダミー層４を設ける。次いで該溝２にバイアスＥ
ＣＲ−ＣＶＤを行って絶縁材を埋め込み、図１（ｂ）の
ようにする。溝２内に形成された絶縁材の埋め込み部を
符号５で示し、溝２以外の領域に堆積された絶縁膜を５
ａで示す。このとき本実施例では、絶縁材は図１（ｂ）
の如く少なくともダミー層４の下端の上まで埋め込ん
で、埋め込み部５とする。その後、全面エッチバック
（ブランケットエッチバック）を行い、溝２以上の領域
に堆積された余分の絶縁膜５ａを一部除去するが、この
とき溝２内の埋め込み部５が図１（ｃ）に示す如くダミ
ー層４の中間程度までエッチングされた時点で全面エッ
チバックを停止する。続いてバイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、レジスト合わせのマージン
をとり、ダミー層４を残して図２（ｄ）に示す表面構造
を得る。その後、少なくとも溝２の埋め込み部５の上に
ホトレジスト膜６を図２（ｅ）に示すようにパターン形
成する。その後、堆積物層である絶縁膜５ａをエッチン
グ除去し、更にダミー層４及びエッチングストップ層３
を順次エッチング除去して、図２（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み部５が、基板１の上
面よりやや突出して形成され、基板１のコーナー部が露
出することが防止される。なお、本例では上記の全面エ
ッチバック工程を水平戻し工程の後に行っても同等の効
果が得られる。
【００２３】更に詳しくは本実施例では、半導体基板１
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ２を形成してこれを埋め込むように構成し
た。
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ２を形成してこれを埋め込むように構成し
た。
【００２４】本実施例においては、基板１の上にＣＶＤ
によりパッドＳｉＯ２のエッチングストップ層３（例え
ば膜厚２００Å）を、続いてポリＳｉによりダミー層４
（例えば膜厚１０００Å）を設け、０．２μｍ幅の溝２
（トレンチ）を、フォトリソグラフィ技術とドライエッ
チング技術を用いて形成する（溝２の深さは例えば１μ
ｍとする）。これにより図１（ａ）の構造を得る。
によりパッドＳｉＯ２のエッチングストップ層３（例え
ば膜厚２００Å）を、続いてポリＳｉによりダミー層４
（例えば膜厚１０００Å）を設け、０．２μｍ幅の溝２
（トレンチ）を、フォトリソグラフィ技術とドライエッ
チング技術を用いて形成する（溝２の深さは例えば１μ
ｍとする）。これにより図１（ａ）の構造を得る。
【００２５】次にバイアスＥＣＲ−ＣＶＤ法を用いて、
この溝２を埋め込む。例えば、次の条件でトレンチ埋め
込みを行う。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層４であるポリＳ
ｉの少なくとも下端よりは上に来るように、予め時間を
設定しておく。これにより図１（ｂ）の構造を得る。
この溝２を埋め込む。例えば、次の条件でトレンチ埋め
込みを行う。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層４であるポリＳ
ｉの少なくとも下端よりは上に来るように、予め時間を
設定しておく。これにより図１（ｂ）の構造を得る。
【００２６】その後、ＳｉＯ２を例えば使用ガス系ＣＨ
Ｆ３ ＝７５ＳＣＣＭ、圧力５×１０−２Ｔｏｒｒ、０．
２３Ｗ／ｃｍ２の条件で全面エッチバックする。エッチ
バック量は、最終的に埋め込みＳｉＯ２５が基板１より
突出するようにポリＳｉの厚さより少なくして、図１
（ｃ）の構造を得る。
Ｆ３ ＝７５ＳＣＣＭ、圧力５×１０−２Ｔｏｒｒ、０．
２３Ｗ／ｃｍ２の条件で全面エッチバックする。エッチ
バック量は、最終的に埋め込みＳｉＯ２５が基板１より
突出するようにポリＳｉの厚さより少なくして、図１
（ｃ）の構造を得る。
【００２７】次に、バイアスＥＣＲ−ＣＶＤ技術の水平
戻し法を使用して溝２の間の狭い部分の余分なＳｉＯ２
５ａを除去し、レジスト合わせのマージンを広くとり、
図２（ｄ）の構造を得る。水平戻しの条件は前記のバイ
アスＥＣＲ−ＣＶＤ法の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに変えたほかは同じ条件で行う
ことにより、実施した。
戻し法を使用して溝２の間の狭い部分の余分なＳｉＯ２
５ａを除去し、レジスト合わせのマージンを広くとり、
図２（ｄ）の構造を得る。水平戻しの条件は前記のバイ
アスＥＣＲ−ＣＶＤ法の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに変えたほかは同じ条件で行う
ことにより、実施した。
【００２８】その後、溝２外の広い領域のＳｉＯ２５ａ
を除去するためレジストパターニングを行い、
図２（ｅ）の構造を得る。それからこのホトレジストを
マスクとして前記の全面エッチバックと同じ条件でドラ
イエッチングするかウェットエッチングによってＳｉＯ
２を除する。その後ダミー層４であるポリＳｉ層をＫＯ
Ｈ溶液などで除去し、更にエッチングストップ層３であ
るパッドＳｉＯ２層を希ＨＦなどでエッチング除去す
る。これにより図２（ｆ）の構造を得ることができる。
を除去するためレジストパターニングを行い、
図２（ｅ）の構造を得る。それからこのホトレジストを
マスクとして前記の全面エッチバックと同じ条件でドラ
イエッチングするかウェットエッチングによってＳｉＯ
２を除する。その後ダミー層４であるポリＳｉ層をＫＯ
Ｈ溶液などで除去し、更にエッチングストップ層３であ
るパッドＳｉＯ２層を希ＨＦなどでエッチング除去す
る。これにより図２（ｆ）の構造を得ることができる。
【００２９】本実施例によれば、埋め込みＳｉＯ２が基
板１より突出するので、基板１のコーナーが露出するこ
とがなく、その後、基板１のシリコン表面を酸化した際
に、酸化膜の耐圧が劣化することはない。
板１より突出するので、基板１のコーナーが露出するこ
とがなく、その後、基板１のシリコン表面を酸化した際
に、酸化膜の耐圧が劣化することはない。
【００３０】実施例−２ この実施例は、本出願の請求項１の発明において、バイ
アスＥＣＲ−ＣＶＤによる水平戻し工程後に、Ａｒスパ
ッタエッチングを行い、水平戻し工程時間を短縮しても
レジスト合わせマージンを確保できる好ましい実施態様
を具体化したものである。
アスＥＣＲ−ＣＶＤによる水平戻し工程後に、Ａｒスパ
ッタエッチングを行い、水平戻し工程時間を短縮しても
レジスト合わせマージンを確保できる好ましい実施態様
を具体化したものである。
【００３１】実施例−１のバイアスＥＣＲ−ＣＶＤによ
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うと図３（ａ）
の構造を得る。この後水平戻しを続けると水平方向（図
の左右方向）にしかエッチングが進行しないからいわゆ
るすそ引きが生じ、垂直方向にはエッチングが進まない
（図３（ｂ））。
る埋め込み工程により得られた図１（ｂ）の構造をバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うと図３（ａ）
の構造を得る。この後水平戻しを続けると水平方向（図
の左右方向）にしかエッチングが進行しないからいわゆ
るすそ引きが生じ、垂直方向にはエッチングが進まない
（図３（ｂ））。
【００３２】これに対して、水平戻しで図３（ａ）の構
造を得た時点で水平戻しに代えてＡｒスパッタエッチン
グを行うと、縦方向、横方向の両方ともエッチングが進
行して、図３（ｃ）に示すように溝２以外の領域に堆積
された絶縁材が除去され、全面エッチングを行う必要が
なくなる。
造を得た時点で水平戻しに代えてＡｒスパッタエッチン
グを行うと、縦方向、横方向の両方ともエッチングが進
行して、図３（ｃ）に示すように溝２以外の領域に堆積
された絶縁材が除去され、全面エッチングを行う必要が
なくなる。
【００３３】Ａｒスパッタリングは水平戻しに使用する
ものと同じＥＣＲ装置を使用して、例えばＡｒ＝５０Ｓ
ＣＣＭ、マイクロ波＝６００Ｗ、ＲＦ＝５００Ｗ、磁場
＝８７５ガウス、圧力＝７×１０−４Ｔｏｒｒで行う。
ものと同じＥＣＲ装置を使用して、例えばＡｒ＝５０Ｓ
ＣＣＭ、マイクロ波＝６００Ｗ、ＲＦ＝５００Ｗ、磁場
＝８７５ガウス、圧力＝７×１０−４Ｔｏｒｒで行う。
【００３４】実施例−３ この実施例は、本出願の請求項１の発明において、基板
上に形成するダミー層の厚さを、バイアスＥＣＲ−ＣＶ
Ｄ技術による水平戻し法のレジスト合わせのマージン確
保用すそ引き段差の厚さより厚く形成して、水平戻し工
程の時間を短縮するようにしたものである。請求項１の
発明の好ましい一実施態様を具体化したものである。
上に形成するダミー層の厚さを、バイアスＥＣＲ−ＣＶ
Ｄ技術による水平戻し法のレジスト合わせのマージン確
保用すそ引き段差の厚さより厚く形成して、水平戻し工
程の時間を短縮するようにしたものである。請求項１の
発明の好ましい一実施態様を具体化したものである。
【００３５】実施例−１のバイアスＥＣＲ−ＣＶＤによ
る埋め込み工程により得られた図１（ｂ）の構造にバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うとき、ダミー
層４のポリシリコン膜厚が薄いと図４（ａ）のようにな
る。レジスト合わせマージンＬを得るために、Ａに相当
する膜厚をエッチバックし、図４（ｃ）の形状を得る。
水平線戻しではすそ引きが発生するため、ダミー層４が
薄いときには水平戻しに要する時間が長くなり、従って
プロセス時間が長くなるという問題がある。この問題を
解決するために、実施例−３では、ダミー層を厚くする
ことで、水平戻し時間を短くしても、十分なレジスト合
わせマージンを得られる手法を示すものである。図４
（ｂ）に厚いダミー層４′を形成したトレンチをバイア
スＥＣＲ−ＣＶＡにより埋め込み、さらに水平戻しを図
４（ａ）よりも短い時間行った時の形状を示す。図４
（ａ）の水平戻し後の形状（図４（ｂ）の点線）と比較
してわかるように、プロセス（ａ）と同じレジスト合わ
せマージンを得るにはプロセス（ａ）のときのエッチバ
ック量Ａよりも多いエッチバック量Ｂをエッチバックす
る必要がある。エッチバック後の形状を図４（ｄ）に示
す。プロセス（ｂ）では、エッチバック時間はプロセス
（ａ）よりも長い時間を要するものの、エッチバックよ
りも水平戻しの方がレートがはるかに遅いので、トータ
ルプロセスで比較するとプロセス（ｂ）の方が所要時間
が短くなる。
る埋め込み工程により得られた図１（ｂ）の構造にバイ
アスＥＣＲ−ＣＶＤ技術の水平戻しを行うとき、ダミー
層４のポリシリコン膜厚が薄いと図４（ａ）のようにな
る。レジスト合わせマージンＬを得るために、Ａに相当
する膜厚をエッチバックし、図４（ｃ）の形状を得る。
水平線戻しではすそ引きが発生するため、ダミー層４が
薄いときには水平戻しに要する時間が長くなり、従って
プロセス時間が長くなるという問題がある。この問題を
解決するために、実施例−３では、ダミー層を厚くする
ことで、水平戻し時間を短くしても、十分なレジスト合
わせマージンを得られる手法を示すものである。図４
（ｂ）に厚いダミー層４′を形成したトレンチをバイア
スＥＣＲ−ＣＶＡにより埋め込み、さらに水平戻しを図
４（ａ）よりも短い時間行った時の形状を示す。図４
（ａ）の水平戻し後の形状（図４（ｂ）の点線）と比較
してわかるように、プロセス（ａ）と同じレジスト合わ
せマージンを得るにはプロセス（ａ）のときのエッチバ
ック量Ａよりも多いエッチバック量Ｂをエッチバックす
る必要がある。エッチバック後の形状を図４（ｄ）に示
す。プロセス（ｂ）では、エッチバック時間はプロセス
（ａ）よりも長い時間を要するものの、エッチバックよ
りも水平戻しの方がレートがはるかに遅いので、トータ
ルプロセスで比較するとプロセス（ｂ）の方が所要時間
が短くなる。
【００３６】実施例−４ この実施例は、本出願の請求項２の発明を具体化したも
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
【００３７】図５及び図６を参照する。本実施例では、
基板１１の上にエッチングストップ層１３及びダミー層
１４を形成する材料によりこの順に膜を形成積層し、更
にこれにホトレジスト層１５をパターン形成し（図５
（ａ）参照）、これにホトレジスト１５をマスクとして
ドライエッチング技術等により溝１２を形成することに
よって、図５（ｂ）に示す如く、溝１２（トレンチ）の
開口２２の周囲に、エッチングストップ層１３、ダミー
層１４及びホトレジスト層１５を設ける。次いでホトレ
ジスト層１５を残したまま、前記溝１２にバイアスＥＣ
Ｒ−ＣＶＤによって絶縁材を埋め込み、図５（ｃ）のよ
うな構造にする。溝１２内に形成された絶縁材の埋め込
み部を符号１６で示し、溝１２以外の領域に堆積された
絶縁膜を１６ａで示す。このとき本実施例では、溝１２
内の絶縁材１６は図５（ｃ）に示す如く少なくともダミ
ー層１４の下端の上まで埋め込むが、溝１２の左右両端
にはホトレジスト層１５の上端までメニスカス部の突起
１６ｂが形成される。その後バイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、ホトレジスト層１５の上端
が露出する図６（ｄ）の構造とする。その後レジストを
リフトオフして、ホトレジスト層１５上の堆積物層であ
る絶縁部１６ａを除去して図６（ｅ）に示す表面構造を
得る。その後ダミー層１４をエッチング除去し、続いて
突起１６ｂを研摩除去し、最後にエッチングストップ層
１３をエッチング除去して、図６（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み１６が、基板１１の
上面よりやや突出して形成され、基板１１のコーナー部
が露出することが防止される。
基板１１の上にエッチングストップ層１３及びダミー層
１４を形成する材料によりこの順に膜を形成積層し、更
にこれにホトレジスト層１５をパターン形成し（図５
（ａ）参照）、これにホトレジスト１５をマスクとして
ドライエッチング技術等により溝１２を形成することに
よって、図５（ｂ）に示す如く、溝１２（トレンチ）の
開口２２の周囲に、エッチングストップ層１３、ダミー
層１４及びホトレジスト層１５を設ける。次いでホトレ
ジスト層１５を残したまま、前記溝１２にバイアスＥＣ
Ｒ−ＣＶＤによって絶縁材を埋め込み、図５（ｃ）のよ
うな構造にする。溝１２内に形成された絶縁材の埋め込
み部を符号１６で示し、溝１２以外の領域に堆積された
絶縁膜を１６ａで示す。このとき本実施例では、溝１２
内の絶縁材１６は図５（ｃ）に示す如く少なくともダミ
ー層１４の下端の上まで埋め込むが、溝１２の左右両端
にはホトレジスト層１５の上端までメニスカス部の突起
１６ｂが形成される。その後バイアスＥＣＲ−ＣＶＤ技
術の水平戻し法を利用して、ホトレジスト層１５の上端
が露出する図６（ｄ）の構造とする。その後レジストを
リフトオフして、ホトレジスト層１５上の堆積物層であ
る絶縁部１６ａを除去して図６（ｅ）に示す表面構造を
得る。その後ダミー層１４をエッチング除去し、続いて
突起１６ｂを研摩除去し、最後にエッチングストップ層
１３をエッチング除去して、図６（ｆ）の埋め込み構造
を得る。本例では図の如く埋め込み１６が、基板１１の
上面よりやや突出して形成され、基板１１のコーナー部
が露出することが防止される。
【００３８】更に詳しくは本実施例では、実施例−１と
同様にパッドＳｉＯ２のエッチングストップ層（例えば
膜厚１００Å）とポリＳｉのダミー層１４（例えば膜厚
１０００Å）を順次形成積層したものにホトレジスト層
１５をパターン形成して図５（ａ）のようにする。レジ
スト膜１５の厚さは、なるべくアスペクト比が大きくな
らないように、次工程でのドライエッチング等での減少
分も含み最小膜厚にしておく。
同様にパッドＳｉＯ２のエッチングストップ層（例えば
膜厚１００Å）とポリＳｉのダミー層１４（例えば膜厚
１０００Å）を順次形成積層したものにホトレジスト層
１５をパターン形成して図５（ａ）のようにする。レジ
スト膜１５の厚さは、なるべくアスペクト比が大きくな
らないように、次工程でのドライエッチング等での減少
分も含み最小膜厚にしておく。
【００３９】次に、このレジスト膜５をマスクとして、
例えば次の条件でドライエッチングによって溝１２を形
成する。 使用ガス系：ＳＦ６／フロン１１３＝１０／６０ＳＣＣ
Ｍ 圧力：１０ｍＴｏｒｒ マイクロ波：８５０Ｗ ＲＦバイアス：１５０Ｗ これにより図５（ｂ）の構造を得る。
例えば次の条件でドライエッチングによって溝１２を形
成する。 使用ガス系：ＳＦ６／フロン１１３＝１０／６０ＳＣＣ
Ｍ 圧力：１０ｍＴｏｒｒ マイクロ波：８５０Ｗ ＲＦバイアス：１５０Ｗ これにより図５（ｂ）の構造を得る。
【００４０】次にバイアスＥＣＲ−ＣＶＤ法を用いて、
この溝１２を、例えば、次の条件で埋め込む。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層１４の少なくと
も下端より上に来るように、予め時間を設定しておく。
その結果、溝１２の左右両端にはトレンチ形成後残った
ホトレジスト層１５の上端まで突起１６ｂが形成された
図５（ｃ）の構造を得る。
この溝１２を、例えば、次の条件で埋め込む。 使用ガス系：ＳｉＨ４／Ｎ２Ｏ＝２０／３５ＳＣＣＭ 圧力：７×１０−４Ｔｏｒｒ マイクロ波：８００Ｗ ＲＦバイアス：５００Ｗ このとき、埋め込みＳｉＯ２がダミー層１４の少なくと
も下端より上に来るように、予め時間を設定しておく。
その結果、溝１２の左右両端にはトレンチ形成後残った
ホトレジスト層１５の上端まで突起１６ｂが形成された
図５（ｃ）の構造を得る。
【００４１】その後、バイアスＥＣＲ−ＣＶＤ技術の水
平戻し法を利用して、図６（ｄ）のようにホトレジスト
層１５の上面端部の露出する構造を得る。水平戻しの条
件は上部埋め込み工程の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに代えたほかは同じバイアスＥ
ＣＲ−ＣＶＤ条件で行った。
平戻し法を利用して、図６（ｄ）のようにホトレジスト
層１５の上面端部の露出する構造を得る。水平戻しの条
件は上部埋め込み工程の使用ガス系をＳｉＨ４／Ｎ２Ｏ
＝７．５／３５ＳＣＣＭに代えたほかは同じバイアスＥ
ＣＲ−ＣＶＤ条件で行った。
【００４２】その後、レジストをリフトオフしてホスト
レジスト層１５上の堆積物層１６ａを同時に除去する。
レジストの除去は発煙硝酸などによるウェットプロセス
またはＯ２アッシングドライエッチングのいずれかを使
用することが好ましい。これにより図６（ｅ）に示す埋
め込み部の突起１６ｂがダミー層１４であるポリＳｉ面
より突出した構造を得る。
レジスト層１５上の堆積物層１６ａを同時に除去する。
レジストの除去は発煙硝酸などによるウェットプロセス
またはＯ２アッシングドライエッチングのいずれかを使
用することが好ましい。これにより図６（ｅ）に示す埋
め込み部の突起１６ｂがダミー層１４であるポリＳｉ面
より突出した構造を得る。
【００４３】次に、ダミー層１４であるポリＳｉ層をＫ
ＯＨ溶液などで除去し、凸状に突出した埋め込みＳｉＯ
２１６をパッドＳｉＯ２層１３をストッパーとして研摩
して平坦化する。最後にエッチングストップ層１３であ
るパッドＳｉＯ２層を希ＨＦなどで除去して、図６
（ｆ）の構造を得ることができる。研摩は、シリコン材
またはＳｉＯ２ に対する一般的なポリッシュ手段を用い
ることにより、行うことができる。凸状に突出した埋め
込みＳｉＯ２１６のポリッシュレートは平坦面のポリッ
シュレートより大きいので、凸部のみを除去しての平坦
化を行うことができる。
ＯＨ溶液などで除去し、凸状に突出した埋め込みＳｉＯ
２１６をパッドＳｉＯ２層１３をストッパーとして研摩
して平坦化する。最後にエッチングストップ層１３であ
るパッドＳｉＯ２層を希ＨＦなどで除去して、図６
（ｆ）の構造を得ることができる。研摩は、シリコン材
またはＳｉＯ２ に対する一般的なポリッシュ手段を用い
ることにより、行うことができる。凸状に突出した埋め
込みＳｉＯ２１６のポリッシュレートは平坦面のポリッ
シュレートより大きいので、凸部のみを除去しての平坦
化を行うことができる。
【００４４】なお、溝２内のＳｉＯ２埋め込み部１６を
基板１１面より突出させて、後工程でゲート酸化膜を形
成したときに、耐圧劣化の問題が起らないことを更に確
実にするためと、研摩時のストッパーとしてポリＳｉ層
１４を有効に活用するために、ダミー層１４であるポリ
Ｓｉ層のエッチングを中間で留め、研摩終了後残ったポ
リＳｉをパッドＳｉＯ２と共に除去することは好ましい
ことである。
基板１１面より突出させて、後工程でゲート酸化膜を形
成したときに、耐圧劣化の問題が起らないことを更に確
実にするためと、研摩時のストッパーとしてポリＳｉ層
１４を有効に活用するために、ダミー層１４であるポリ
Ｓｉ層のエッチングを中間で留め、研摩終了後残ったポ
リＳｉをパッドＳｉＯ２と共に除去することは好ましい
ことである。
【００４５】即ち、このようにすると、必ず埋め込み部
１６であるＳｉＯ２層は突出するため基板１のコーナー
の露出が避けられ、ここにゲート酸化膜を形成しても、
耐圧の劣化の問題は起らない。
１６であるＳｉＯ２層は突出するため基板１のコーナー
の露出が避けられ、ここにゲート酸化膜を形成しても、
耐圧の劣化の問題は起らない。
【００４６】
【発明の効果】上述の如く、本出願の請求項１の発明に
よれば、全面エッチバックで溝以外の領域の余分の堆積
物であるＳｉＯ２等のすそが溝の端縁から後退するの
で、その工程の後または前に行う水平戻しの時間を短縮
できる。更に、水平戻しを行ってから全面エッチバック
を行う場合に、Ａｒスパッタエッチング等の工程を挿入
すると水平方向、垂直方向の両方向ともエッチングが進
行しすそ引きが小さくなるので、水平戻し時間を短縮す
ることができる。また、ダミー層の厚さを水平戻し法で
生じる、レジスト合わせに必要なマージン確保用のすそ
引き段差の厚さより厚く形成することにより、水平戻し
時間を短縮することができる。
よれば、全面エッチバックで溝以外の領域の余分の堆積
物であるＳｉＯ２等のすそが溝の端縁から後退するの
で、その工程の後または前に行う水平戻しの時間を短縮
できる。更に、水平戻しを行ってから全面エッチバック
を行う場合に、Ａｒスパッタエッチング等の工程を挿入
すると水平方向、垂直方向の両方向ともエッチングが進
行しすそ引きが小さくなるので、水平戻し時間を短縮す
ることができる。また、ダミー層の厚さを水平戻し法で
生じる、レジスト合わせに必要なマージン確保用のすそ
引き段差の厚さより厚く形成することにより、水平戻し
時間を短縮することができる。
【００４７】また、請求項２の発明によれば、ホトレジ
ストリフトオフによって溝以外の領域のＳｉＯ２等の堆
積物を同時に除去されるので、全面エッチバック工程が
不要になるばかりでなく、埋め込み部の突起部のみを研
摩除去すればよいので研摩時間が短縮できる。
ストリフトオフによって溝以外の領域のＳｉＯ２等の堆
積物を同時に除去されるので、全面エッチバック工程が
不要になるばかりでなく、埋め込み部の突起部のみを研
摩除去すればよいので研摩時間が短縮できる。
【００４８】即ち、本出願の請求項１，２いずれの発明
によっても、従来のバイアスＥＣＲ−ＣＶＤ法等におけ
る最大の欠点であった水平戻しに表面の平坦化に要した
時間の大幅短縮が可能となる。しかも埋め込み材料であ
るＳｉＯ２等が基板であるＳｉ等の表面より突出する形
になるので、基板のコーナー部露出に伴う耐圧の問題を
解決するという効果を奏する。
によっても、従来のバイアスＥＣＲ−ＣＶＤ法等におけ
る最大の欠点であった水平戻しに表面の平坦化に要した
時間の大幅短縮が可能となる。しかも埋め込み材料であ
るＳｉＯ２等が基板であるＳｉ等の表面より突出する形
になるので、基板のコーナー部露出に伴う耐圧の問題を
解決するという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例−１の工程を被堆積材料の断面
図で順に示した説明図である。
図で順に示した説明図である。
【図２】本発明の実施例−１の工程を被堆積材料の断面
図で順に示した説明図である。
図で順に示した説明図である。
【図３】本発明の実施例−２の工程の要部を被堆積材料
の断面図で順に示すとともに、作用を説明する説明図で
ある。
の断面図で順に示すとともに、作用を説明する説明図で
ある。
【図４】本発明の実施例−３の要部を被堆積材料の断面
図で示した説明図である。
図で示した説明図である。
【図５】本発明の実施例−４の工程を被堆積材料の断面
図の順に示した説明図である。
図の順に示した説明図である。
【図６】本発明の実施例−４の工程を被堆積材料の断面
図の順に示した説明図である。
図の順に示した説明図である。
【符号の説明】 １ 半導体基板 ２ 溝 ３ エッチングストップ層 ４ ダミー層 ５ 埋め込み部５ａ 絶縁膜 ６ ホトレジスト膜 １１ 半導体基板 １２ 溝 １３ エッチングストップ層 １４ ダミー層 １５ ホトレジスト １６ 埋め込み部１６ａ絶縁膜
Claims (2)
- 【請求項１】基板上にエッチングストップ層とダミー層
を順次形成する工程と、 前記基板に溝を形成する工程と、 前記溝をエッチングと堆積を同時進行的に行う堆積手段
により前記ダミー層まで埋め込みを行う工程と、 前記溝以外の領域に堆積された半導体層を全面エッチバ
ックする工程と、 更に上記全面エッチバック工程後に前記溝以外の領域に
残った半導体層をエッチングと堆積を同時進行的に行う
エッチング手段により水平戻しする工程と、 または、上記水平戻し工程後に全面エッチバックする工
程と、 少なくとも前記溝の埋め込み部上にホトレジスト膜を形
成する工程と、 前記ホトレジスト膜をマスクとして前記半導体層とエッ
チングストップ層とを除去する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項２】基板上にエッチングストップ層とダミー層
及びホトレジストパターンを順次形成する工程と、 前記ホトレジスト膜をマスクとして異方性エッチングに
より前記基板上に溝を形成する工程と、 前記ホトレジスト膜を残したまま、エッチングと堆積を
同時進行的に行う堆積手段により前記ダミー層まで前記
溝の埋め込みを行う工程と、 前記溝以外の領域に堆積された半導体層をエッチングと
堆積を同時進行的に行うエッチング手段により水平戻し
する工程と、 前記ホトレジスト膜をリフトオフする工程と、 ダミー層をエッチング除去する工程と、 研摩する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939591A JP3168602B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939591A JP3168602B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629379A true JPH0629379A (ja) | 1994-02-04 |
| JP3168602B2 JP3168602B2 (ja) | 2001-05-21 |
Family
ID=14760439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11939591A Expired - Fee Related JP3168602B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168602B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144782A (ja) * | 1996-11-07 | 1998-05-29 | Lg Semicon Co Ltd | 隔離領域の形成方法 |
| JPH10270542A (ja) * | 1997-03-18 | 1998-10-09 | Lg Semicon Co Ltd | 半導体メモリ素子の隔離方法 |
| US6001696A (en) * | 1997-05-27 | 1999-12-14 | Samsung Electronics Co., Ltd. | Trench isolation methods including plasma chemical vapor deposition and lift off |
| US9608494B2 (en) | 2010-12-24 | 2017-03-28 | Aisin Seiki Kabushiki Kaisha | Rotating electrical machine with brush holder |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101811569B1 (ko) * | 2016-12-28 | 2017-12-21 | 이소망 | 마카텔라 빵 및 그 제조방법 |
-
1991
- 1991-04-23 JP JP11939591A patent/JP3168602B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10144782A (ja) * | 1996-11-07 | 1998-05-29 | Lg Semicon Co Ltd | 隔離領域の形成方法 |
| KR100234416B1 (ko) * | 1996-12-20 | 1999-12-15 | 윤종용 | 반도체장치의 소자분리방법 |
| JPH10270542A (ja) * | 1997-03-18 | 1998-10-09 | Lg Semicon Co Ltd | 半導体メモリ素子の隔離方法 |
| US6001696A (en) * | 1997-05-27 | 1999-12-14 | Samsung Electronics Co., Ltd. | Trench isolation methods including plasma chemical vapor deposition and lift off |
| US9608494B2 (en) | 2010-12-24 | 2017-03-28 | Aisin Seiki Kabushiki Kaisha | Rotating electrical machine with brush holder |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3168602B2 (ja) | 2001-05-21 |
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