JPH0621050A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0621050A JPH0621050A JP11939691A JP11939691A JPH0621050A JP H0621050 A JPH0621050 A JP H0621050A JP 11939691 A JP11939691 A JP 11939691A JP 11939691 A JP11939691 A JP 11939691A JP H0621050 A JPH0621050 A JP H0621050A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- etching
- groove
- film
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】アクティブ領域の絶縁膜を比較的短時間で完全
に除去して水平戻しのバラツキのない平坦埋め込みの可
能な半導体装置を製造する方法を提供する。 【構成】半導体基板１上にエッチングストップ層４を形
成し、次にフォトリソグラフィ技術等により溝２を形成
し、次いでバイアスＥＣＲ−ＣＶＤによってＳｉＯ2 等
の絶縁膜３ａで溝２を埋め込み、アクティブ領域にも絶
縁膜３ａを形成し、次に埋め込み部とアクティブ領域の
絶縁膜３ａ上にほぼ同じ幅にパターン形成してレジスト
膜５でマスクしてからエッチングしてアクティブ領域の
絶縁膜３ａを部分的に除去し、その後レジスト膜５を剥
離し、次いでバイアスＥＣＲ−ＣＶＤにより水平戻しエ
ッチングで絶縁膜３ａを完全に除去し、最後にエッチン
グストップ層４をエッチング除去してＳｉＯ2 等の埋め
込み部を基板から突出した半導体装置を製造する。
に除去して水平戻しのバラツキのない平坦埋め込みの可
能な半導体装置を製造する方法を提供する。 【構成】半導体基板１上にエッチングストップ層４を形
成し、次にフォトリソグラフィ技術等により溝２を形成
し、次いでバイアスＥＣＲ−ＣＶＤによってＳｉＯ2 等
の絶縁膜３ａで溝２を埋め込み、アクティブ領域にも絶
縁膜３ａを形成し、次に埋め込み部とアクティブ領域の
絶縁膜３ａ上にほぼ同じ幅にパターン形成してレジスト
膜５でマスクしてからエッチングしてアクティブ領域の
絶縁膜３ａを部分的に除去し、その後レジスト膜５を剥
離し、次いでバイアスＥＣＲ−ＣＶＤにより水平戻しエ
ッチングで絶縁膜３ａを完全に除去し、最後にエッチン
グストップ層４をエッチング除去してＳｉＯ2 等の埋め
込み部を基板から突出した半導体装置を製造する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、詳しくは、バイアスＥＣＲ−ＣＶＤ法による短
時間トレンチ（溝）埋め込みを可能とする半導体装置の
製造方法に関する。本発明は、例えば、半導体装置の微
細なトレンチアイソレーション形成技術その他溝内に絶
縁物を埋め込む工程を有する各種電子材料の製造技術と
して利用することができる。
に関し、詳しくは、バイアスＥＣＲ−ＣＶＤ法による短
時間トレンチ（溝）埋め込みを可能とする半導体装置の
製造方法に関する。本発明は、例えば、半導体装置の微
細なトレンチアイソレーション形成技術その他溝内に絶
縁物を埋め込む工程を有する各種電子材料の製造技術と
して利用することができる。
【０００２】
【従来の技術】近年、半導体装置製造の分野では、素子
の微細化に伴い、アイソレーション（素子間分離）を寸
法変換差が大きい従来のＬＯＣＯＳにかえて、溝に素子
分離用絶縁物を埋め込むトレンチアイソレーション、特
にシャロートレンチアイソレーションを実用化する動き
がある。
の微細化に伴い、アイソレーション（素子間分離）を寸
法変換差が大きい従来のＬＯＣＯＳにかえて、溝に素子
分離用絶縁物を埋め込むトレンチアイソレーション、特
にシャロートレンチアイソレーションを実用化する動き
がある。
【０００３】かかるシャロートレンチアイソレーション
構造形成に当たっては、トレンチ（溝）の埋め込み技術
がそのキープロセスのひとつになる。しかして、バイア
スＥＣＲ−ＣＶＤ法は、低圧で高密度プラズマを形成で
きるので低温での高速成長が達成でき、更にウェハーに
ＲＦバイアスを印加することによって、デポジションの
みならずその位置でエッチングもできるので埋め込みの
平坦化が可能である。従って、微細化トレンチの埋め込
みにおいて欠かせない技術である。
構造形成に当たっては、トレンチ（溝）の埋め込み技術
がそのキープロセスのひとつになる。しかして、バイア
スＥＣＲ−ＣＶＤ法は、低圧で高密度プラズマを形成で
きるので低温での高速成長が達成でき、更にウェハーに
ＲＦバイアスを印加することによって、デポジションの
みならずその位置でエッチングもできるので埋め込みの
平坦化が可能である。従って、微細化トレンチの埋め込
みにおいて欠かせない技術である。
【０００４】しかしながら、上記の利点を生かしてトレ
ンチをバイアスＥＣＲ−ＣＶＤによりＳｉＯ2 で埋め込
みを行った場合、図１（ｂ）に示すようなパターン依存
性があるという欠点があった。即ち、凸部の面積が広い
場所にはＳｉＯ2 が幅広く多量に残る。これは上記方法
がＡｒイオン等のスパッタエッチングを利用して平坦化
を行っているので、該スパッタエッチングがエッチング
レートの角度依存性を有するため、平坦面に対してはデ
ポジションレートがエッチングレートより大きいためで
ある。
ンチをバイアスＥＣＲ−ＣＶＤによりＳｉＯ2 で埋め込
みを行った場合、図１（ｂ）に示すようなパターン依存
性があるという欠点があった。即ち、凸部の面積が広い
場所にはＳｉＯ2 が幅広く多量に残る。これは上記方法
がＡｒイオン等のスパッタエッチングを利用して平坦化
を行っているので、該スパッタエッチングがエッチング
レートの角度依存性を有するため、平坦面に対してはデ
ポジションレートがエッチングレートより大きいためで
ある。
【０００５】これについて、本発明者は、いわゆる水平
戻しエッチングによってレジスト合わせのマージンを確
保し、その後トレンチ外のアクティブ領域のＳｉＯ2 絶
縁膜をエッチング除去する方法を提案している。
戻しエッチングによってレジスト合わせのマージンを確
保し、その後トレンチ外のアクティブ領域のＳｉＯ2 絶
縁膜をエッチング除去する方法を提案している。
【０００６】
【発明が解決しようとする課題】しかしながら、この方
法では広い平坦部上の余分なＳｉＯ2 除去のマスク合わ
せのためにある程度時間がかかるばかりでなく、広い平
坦部上の多量のＳｉＯ2の除去のために水平戻しの時間
が長くなり、しかもアクティブ領域のＳｉＯ2 の量の相
違が大きいため水平戻しのバラツキが増大するという問
題点があった。
法では広い平坦部上の余分なＳｉＯ2 除去のマスク合わ
せのためにある程度時間がかかるばかりでなく、広い平
坦部上の多量のＳｉＯ2の除去のために水平戻しの時間
が長くなり、しかもアクティブ領域のＳｉＯ2 の量の相
違が大きいため水平戻しのバラツキが増大するという問
題点があった。
【０００７】本発明はこのような問題点を解決すべく為
されたものであり、トレンチ外の例えばＳｉＯ2 絶縁膜
を比較的短時間で完全に除去して水平戻しのバラツキの
ない平坦埋め込みを可能とすることを目的とする。
されたものであり、トレンチ外の例えばＳｉＯ2 絶縁膜
を比較的短時間で完全に除去して水平戻しのバラツキの
ない平坦埋め込みを可能とすることを目的とする。
【０００８】
【課題を解決するための手段】本出願の請求項１の発明
は、半導体基板に溝を形成し、次いで、該溝をバイアス
ＥＣＲ−ＣＶＤ法により形成した絶縁膜で埋め込み、そ
の後、該溝内の絶縁膜をマスクして該溝外の絶縁膜を除
去する半導体装置の製造方法であって、該溝を形成する
前に前記半導体基板表面に絶縁膜に対するエッチングに
対して耐エッチング性を有するエッチングストップ層を
予め形成しておき、アクティブ領域の絶縁膜も同一幅に
マスクして該溝外絶縁膜の部分的等方性エッチング除去
を行い、次いでバイアスＥＣＲ−ＣＶＤによる完全水平
戻しエッチング除去を行った後、前記エッチングストッ
プ層を除去することを特徴とするものである。
は、半導体基板に溝を形成し、次いで、該溝をバイアス
ＥＣＲ−ＣＶＤ法により形成した絶縁膜で埋め込み、そ
の後、該溝内の絶縁膜をマスクして該溝外の絶縁膜を除
去する半導体装置の製造方法であって、該溝を形成する
前に前記半導体基板表面に絶縁膜に対するエッチングに
対して耐エッチング性を有するエッチングストップ層を
予め形成しておき、アクティブ領域の絶縁膜も同一幅に
マスクして該溝外絶縁膜の部分的等方性エッチング除去
を行い、次いでバイアスＥＣＲ−ＣＶＤによる完全水平
戻しエッチング除去を行った後、前記エッチングストッ
プ層を除去することを特徴とするものである。
【０００９】本出願の請求項２の発明は、半導体基板に
溝を形成し、次いで、該溝をバイアスＥＣＲ−ＣＶＤ法
により形成した絶縁膜で埋め込み、その後、該溝内の絶
縁膜をマスクして該溝外の絶縁膜を除去する半導体装置
の製造方法であって、該溝を形成する前に前記半導体基
板表面に絶縁膜に対するエッチングに対して耐エッチン
グ性を有するエッチングストップ層を予め形成してお
き、アクティブ領域の絶縁膜も同一幅にマスクして該溝
外絶縁膜の部分的ＲＩＥ異方性エッチング除去を行い、
次いでバイアスＥＣＲ−ＣＶＤによる全面水平戻し除去
を行った後、前記エッチングストップ層を除去すること
を特徴とするものである。
溝を形成し、次いで、該溝をバイアスＥＣＲ−ＣＶＤ法
により形成した絶縁膜で埋め込み、その後、該溝内の絶
縁膜をマスクして該溝外の絶縁膜を除去する半導体装置
の製造方法であって、該溝を形成する前に前記半導体基
板表面に絶縁膜に対するエッチングに対して耐エッチン
グ性を有するエッチングストップ層を予め形成してお
き、アクティブ領域の絶縁膜も同一幅にマスクして該溝
外絶縁膜の部分的ＲＩＥ異方性エッチング除去を行い、
次いでバイアスＥＣＲ−ＣＶＤによる全面水平戻し除去
を行った後、前記エッチングストップ層を除去すること
を特徴とするものである。
【００１０】本発明において、エッチングストップ層
は、バイアスＥＣＲ−ＣＶＤ法により埋め込みを行う際
には形成しておき、最終的には除去する。上記方法によ
りＳｉＯ2 絶縁膜を形成する場合には、かかるストッパ
ー層としては、ポリシリコンや、アモルファスシリコン
から成る層を好ましく採用できる。
は、バイアスＥＣＲ−ＣＶＤ法により埋め込みを行う際
には形成しておき、最終的には除去する。上記方法によ
りＳｉＯ2 絶縁膜を形成する場合には、かかるストッパ
ー層としては、ポリシリコンや、アモルファスシリコン
から成る層を好ましく採用できる。
【００１１】本発明において、アクティブ領域のＳｉＯ
2 等の絶縁膜を同一幅にマスクするレジスト膜は、広い
平坦部上のＳｉＯ2 等の膜を図１（ｃ）及び図２（ｃ）
に示すように、溝の幅と実質的に同一幅にマスクするよ
うにレジストパターニングすればよく、厳密に同一幅で
あることを必要としない。
2 等の絶縁膜を同一幅にマスクするレジスト膜は、広い
平坦部上のＳｉＯ2 等の膜を図１（ｃ）及び図２（ｃ）
に示すように、溝の幅と実質的に同一幅にマスクするよ
うにレジストパターニングすればよく、厳密に同一幅で
あることを必要としない。
【００１２】
【作用】本発明の半導体装置の製造方法によれば、トレ
ンチ及び絶縁膜を形成した後のトレンチ外絶縁膜の水平
戻し除去に際して、ＳｉＯ2 等の絶縁膜はほぼ同じ幅で
あるので、同じ時間でトレンチ外の絶縁膜を同じ時間
で、しかも水平戻し前に余分のＳｉＯ2 等がエッチング
除去されているため短時間でバラツキなく除去できる。
特に本出願の請求項１の発明によれば、ウェットエッチ
ングやプラズマエッチングなどの等方性エッチングによ
り残留するＳｉＯ2 等の絶縁膜がほぼ同じような形状に
なるので、水平戻し後のバラツキは非常に少なくなる。
ンチ及び絶縁膜を形成した後のトレンチ外絶縁膜の水平
戻し除去に際して、ＳｉＯ2 等の絶縁膜はほぼ同じ幅で
あるので、同じ時間でトレンチ外の絶縁膜を同じ時間
で、しかも水平戻し前に余分のＳｉＯ2 等がエッチング
除去されているため短時間でバラツキなく除去できる。
特に本出願の請求項１の発明によれば、ウェットエッチ
ングやプラズマエッチングなどの等方性エッチングによ
り残留するＳｉＯ2 等の絶縁膜がほぼ同じような形状に
なるので、水平戻し後のバラツキは非常に少なくなる。
【００１３】
【実施例】以下本出願の各発明の実施例について、図面
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
を参照して説明する。但し当然のことではあるが、各発
明は以下述べる実施例により限定されるものではない。
【００１４】実施例−１ この実施例は、本出願の請求項１の発明を、半導体装置
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
の製造、特に、６４メガビットクラスＳＲＡＭの如き、
極微細化・集積化された半導体集積回路装置の製造に適
用し、この発明によりトレンチアイソレーション構造を
形成するようにしたものである。
【００１５】本実施例においては、半導体基板１の上
に、トレンチ埋め込み用絶縁膜のエッチングに対してス
トッパとなる材料により膜を形成し、これにフォトリソ
グラフィー技術により溝２を形成することによって、図
１（ａ）に示す如く、溝２（トレンチ）の開口２１の周
囲に、エッチングストップ層４を設ける。次いで、バイ
アスＥＣＲ−ＣＶＤによって図１（ｂ）に示すようにＳ
ｉＯ2 からなる絶縁膜３で溝２を埋め込むと同時にアク
ティブ領域にも形成する。なお、３ａはトレンチ外、即
ちアクティブ領域に成長した絶縁膜である。次に、図１
（ｃ）に示す如くレジスト膜５で、アクティブ領域の絶
縁膜３ａ上にも溝２間の狭い絶縁膜とほぼ同じ幅になる
ようにパターン形成してマスクする。次いで図１（ｄ）
に示すようにレジスト膜５をマスクとする等方性エッチ
ングによりトレンチ外の膜３ａを部分的に除去する。そ
の後、レジスト膜５を剥離し、次いで平坦面がエッチン
グされない条件でバイアスＥＣＲ−ＣＶＤにより絶縁膜
３ａを水平戻しエッチングする（図１（ｅ）参照）。最
後にエッチングストップ層４をエッチング除去して図１
（ｆ）の埋め込み構造を得る。本例では図の如く埋め込
みが、基板１の上面よりやや突出して形成され、基板１
のコーナー部が出ることは防止される。
に、トレンチ埋め込み用絶縁膜のエッチングに対してス
トッパとなる材料により膜を形成し、これにフォトリソ
グラフィー技術により溝２を形成することによって、図
１（ａ）に示す如く、溝２（トレンチ）の開口２１の周
囲に、エッチングストップ層４を設ける。次いで、バイ
アスＥＣＲ−ＣＶＤによって図１（ｂ）に示すようにＳ
ｉＯ2 からなる絶縁膜３で溝２を埋め込むと同時にアク
ティブ領域にも形成する。なお、３ａはトレンチ外、即
ちアクティブ領域に成長した絶縁膜である。次に、図１
（ｃ）に示す如くレジスト膜５で、アクティブ領域の絶
縁膜３ａ上にも溝２間の狭い絶縁膜とほぼ同じ幅になる
ようにパターン形成してマスクする。次いで図１（ｄ）
に示すようにレジスト膜５をマスクとする等方性エッチ
ングによりトレンチ外の膜３ａを部分的に除去する。そ
の後、レジスト膜５を剥離し、次いで平坦面がエッチン
グされない条件でバイアスＥＣＲ−ＣＶＤにより絶縁膜
３ａを水平戻しエッチングする（図１（ｅ）参照）。最
後にエッチングストップ層４をエッチング除去して図１
（ｆ）の埋め込み構造を得る。本例では図の如く埋め込
みが、基板１の上面よりやや突出して形成され、基板１
のコーナー部が出ることは防止される。
【００１６】更に詳しくは本実施例では、半導体基板１
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ2 を形成してこれを埋め込むように構成し
た。
としてシリコン基板１を用い、バイアスＥＣＲ−ＣＶＤ
によりＳｉＯ2 を形成してこれを埋め込むように構成し
た。
【００１７】本実施例においては、基板１の上にポリＳ
ｉ（ポリシリコン）などの材料によりエッチングストッ
プ層４を設け（例えば膜厚５００〜２０００Å）、０．
２ｍｍ幅の溝（トレンチ）を、リソグラフィとドライエ
ッチングを用いて形成する（溝の深さは例えば１μｍと
する）。これにより図１（ａ）の構造を得る。
ｉ（ポリシリコン）などの材料によりエッチングストッ
プ層４を設け（例えば膜厚５００〜２０００Å）、０．
２ｍｍ幅の溝（トレンチ）を、リソグラフィとドライエ
ッチングを用いて形成する（溝の深さは例えば１μｍと
する）。これにより図１（ａ）の構造を得る。
【００１８】次にバイアスＥＣＲ−ＣＶＤによって図１
（ｂ）に示す如くＳｉＯ2 からなる絶縁膜３で溝２を過
不足なく埋め込み平坦化を行う。バイアスＥＣＲ−ＣＶ
Ｄ条件は、例えば供給ガスがＳｉＨ4 ／Ｎ2 Ｏ＝２０／
３５ＳＣＣＭ、圧力が７×１０-4Ｔｏｒｒ、ＲＦバイア
スのパワーが５００Ｗ、マイクロ波のパワーが８００Ｗ
である。なお、３ａはトレンチ外、即ちアクティブ領域
に成長した絶縁膜である。これにより図１（ｂ）の構造
を得る。
（ｂ）に示す如くＳｉＯ2 からなる絶縁膜３で溝２を過
不足なく埋め込み平坦化を行う。バイアスＥＣＲ−ＣＶ
Ｄ条件は、例えば供給ガスがＳｉＨ4 ／Ｎ2 Ｏ＝２０／
３５ＳＣＣＭ、圧力が７×１０-4Ｔｏｒｒ、ＲＦバイア
スのパワーが５００Ｗ、マイクロ波のパワーが８００Ｗ
である。なお、３ａはトレンチ外、即ちアクティブ領域
に成長した絶縁膜である。これにより図１（ｂ）の構造
を得る。
【００１９】次に図１（ｃ）に示す如くレジストパター
ニングを行う。このとき幅の広いアクティブ領域Ｂには
幅の狭い場所Ａと同じ幅の分だけマスクするようにパタ
ーン形成する。
ニングを行う。このとき幅の広いアクティブ領域Ｂには
幅の狭い場所Ａと同じ幅の分だけマスクするようにパタ
ーン形成する。
【００２０】次いで、レジスト膜４をマスクするウェッ
トエッチングまたはプラズマエッチングによる等方性エ
ッチングによりトレンチ外の絶縁膜３ａを部分的に除去
し、レジスト膜５を剥離して図１（ｄ）の構造を得る。
トエッチングまたはプラズマエッチングによる等方性エ
ッチングによりトレンチ外の絶縁膜３ａを部分的に除去
し、レジスト膜５を剥離して図１（ｄ）の構造を得る。
【００２１】その後、バイアスＥＣＲ−ＣＶＤによる水
平戻しエッチングにより残留絶縁膜３ａを除去する。こ
のとき残留絶縁膜は実質的に同じ幅で、しかも等方エッ
チングによりほぼ同じ形状になされているので、同じ時
間内で水平戻しのバラツキがほとんどなく均一に除去さ
れる。これにより図１（ｅ）の構造を得る。
平戻しエッチングにより残留絶縁膜３ａを除去する。こ
のとき残留絶縁膜は実質的に同じ幅で、しかも等方エッ
チングによりほぼ同じ形状になされているので、同じ時
間内で水平戻しのバラツキがほとんどなく均一に除去さ
れる。これにより図１（ｅ）の構造を得る。
【００２２】最後に、エッチングストップ層４であるポ
リＳｉ層を、ＫＯＨ溶液などで除去する。これにより図
１（ｆ）の構造を得ることができる。即ちこのようにす
ると、必ず埋め込み部３であるＳｉＯ2 層が基板１から
突出するため、前記したような基板１のコーナーの露出
が避けられ、ここにゲート酸化膜を形成しても、耐圧の
劣化の問題は起こらない。
リＳｉ層を、ＫＯＨ溶液などで除去する。これにより図
１（ｆ）の構造を得ることができる。即ちこのようにす
ると、必ず埋め込み部３であるＳｉＯ2 層が基板１から
突出するため、前記したような基板１のコーナーの露出
が避けられ、ここにゲート酸化膜を形成しても、耐圧の
劣化の問題は起こらない。
【００２３】本実施例によれば、埋め込み材料であるＳ
ｉＯ2 が溝２から突出するので、基板１のコーナーが出
ることがなく、その後、基板１のシリコン表面を酸化し
た際に、酸化膜の耐圧が劣化することはない。
ｉＯ2 が溝２から突出するので、基板１のコーナーが出
ることがなく、その後、基板１のシリコン表面を酸化し
た際に、酸化膜の耐圧が劣化することはない。
【００２４】実施例−２ この実施例は、本出願の請求項２の発明を具体化したも
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
のであり、実施例−１と同様な微細化した半導体装置の
製造の際のトレンチアイソレーション構造形成にこの発
明を具体化したものである。
【００２５】この実施例も、シリコン基板１に形成した
溝２にＳｉＯ2 をバイアスＥＣＲ−ＣＶＤ法で埋め込む
ように構成したものである。
溝２にＳｉＯ2 をバイアスＥＣＲ−ＣＶＤ法で埋め込む
ように構成したものである。
【００２６】本実施例では、半導体基板１の上に、トレ
ンチ埋め込み用絶縁膜のエッチングに対してストッパと
なる材料により膜を形成し、これにフォトリソグラフィ
ー技術により溝２を形成することによって、図２（ａ）
に示す如く、溝２（トレンチ）の開口２１の周囲に、エ
ッチングストップ層４を設ける。次いでバイアスＥＣＲ
−ＣＶＤによって図２（ｂ）に示すようにＳｉＯ2 から
なる絶縁膜３で溝２を埋め込むと同時にアクティブ領域
にも絶縁膜３ａを形成する。次に図２（ｃ）に示す如く
埋め込み部３の絶縁膜３の上は勿論アクティブ領域の絶
縁膜３ａ上にも溝２間の狭い絶縁膜の幅Ａとほぼ同じ幅
になるようにパターン形成してレジスト膜５でマスクす
る。次いで図２（ｄ）に示すようにレジスト膜５をマス
クとする異方性エッチングによりトレンチ外の絶縁膜３
ａを部分的に除去する。その後、レジスト膜５を剥離
し、次いで平坦面がエッチングされない条件でバイアス
ＥＣＲ−ＣＶＤにより絶縁膜３ａを水平戻しエッチング
して図２（ｅ）に示す構造を得る。最後にエッチングス
トップ層４をエッチング除去して図２（ｆ）の構造を得
る。
ンチ埋め込み用絶縁膜のエッチングに対してストッパと
なる材料により膜を形成し、これにフォトリソグラフィ
ー技術により溝２を形成することによって、図２（ａ）
に示す如く、溝２（トレンチ）の開口２１の周囲に、エ
ッチングストップ層４を設ける。次いでバイアスＥＣＲ
−ＣＶＤによって図２（ｂ）に示すようにＳｉＯ2 から
なる絶縁膜３で溝２を埋め込むと同時にアクティブ領域
にも絶縁膜３ａを形成する。次に図２（ｃ）に示す如く
埋め込み部３の絶縁膜３の上は勿論アクティブ領域の絶
縁膜３ａ上にも溝２間の狭い絶縁膜の幅Ａとほぼ同じ幅
になるようにパターン形成してレジスト膜５でマスクす
る。次いで図２（ｄ）に示すようにレジスト膜５をマス
クとする異方性エッチングによりトレンチ外の絶縁膜３
ａを部分的に除去する。その後、レジスト膜５を剥離
し、次いで平坦面がエッチングされない条件でバイアス
ＥＣＲ−ＣＶＤにより絶縁膜３ａを水平戻しエッチング
して図２（ｅ）に示す構造を得る。最後にエッチングス
トップ層４をエッチング除去して図２（ｆ）の構造を得
る。
【００２７】更に詳しくは、本実施例は実施例−１とは
図２（ｄ）で示すレジスト膜５をマスクとするエッチン
グをＲＩＥ異方性エッチングとしたほかは実質的に同じ
である。
図２（ｄ）で示すレジスト膜５をマスクとするエッチン
グをＲＩＥ異方性エッチングとしたほかは実質的に同じ
である。
【００２８】実施例−１の異方性エッチングではトレン
チ外の絶縁膜の部分的エッチング除去後の残留絶縁膜
が、実質的に同じ幅を有するだけでなく形状もほぼ同じ
であったのに比べ、本実施例の残留絶縁膜は実質的に同
じ幅を有するもののその形状が図２（ｄ）に見られる如
く実施例−１の場合ほど相似していない点が相違する。
チ外の絶縁膜の部分的エッチング除去後の残留絶縁膜
が、実質的に同じ幅を有するだけでなく形状もほぼ同じ
であったのに比べ、本実施例の残留絶縁膜は実質的に同
じ幅を有するもののその形状が図２（ｄ）に見られる如
く実施例−１の場合ほど相似していない点が相違する。
【００２９】なお、上記バイアスＥＣＲ−ＣＶＤによる
水平戻しは、例えば、供給ガスがＳｉＨ4 ／Ｎ2 Ｏ／Ａ
ｒ＝９．５／３５／７０、ＲＦバイアスのパワーが５０
０Ｗ、圧力が２×１０-3Ｔｏｒｒ、マイクロ波出力１０
００Ｗという条件で行う。
水平戻しは、例えば、供給ガスがＳｉＨ4 ／Ｎ2 Ｏ／Ａ
ｒ＝９．５／３５／７０、ＲＦバイアスのパワーが５０
０Ｗ、圧力が２×１０-3Ｔｏｒｒ、マイクロ波出力１０
００Ｗという条件で行う。
【００３０】更に、本実施例もＳｉＯ2 埋め込み部３を
基板１上に突出させることができるため、基板１のコー
ナーの突出が避けられ、これによる問題をも防止でき
る。更にまた、連続のマルチチェンバーにすれば、スル
ープットの向上も可能である。
基板１上に突出させることができるため、基板１のコー
ナーの突出が避けられ、これによる問題をも防止でき
る。更にまた、連続のマルチチェンバーにすれば、スル
ープットの向上も可能である。
【００３１】上述の如く、本出願の請求項１の発明によ
れば、大部分のＳｉＯ2 絶縁膜を等方性エッチング除去
してほぼ同じ形状の残留絶縁膜を残ることになるので水
平戻し時間が短縮できるばかりでなく皆同じ時間にな
り、水平戻しのバラツキがほとんどなくなる。また、本
出願の請求項２の発明によっても大部分の絶縁膜を異方
性エッチング除去してから水平戻しを行うため水平時間
が短縮でき、しかも残留絶縁膜の量も近似しているため
従来の方法に比べ水平戻しのバラツキが小さく、いずれ
もバイアスＥＣＲ−ＣＶＤ平坦化技術の実用上の問題を
解決し、しかも基板のコーナー部が露出することを防
ぎ、コーナー部露出に伴う問題点を解決した半導体装置
の製造方法を提供できるという効果を奏する。
れば、大部分のＳｉＯ2 絶縁膜を等方性エッチング除去
してほぼ同じ形状の残留絶縁膜を残ることになるので水
平戻し時間が短縮できるばかりでなく皆同じ時間にな
り、水平戻しのバラツキがほとんどなくなる。また、本
出願の請求項２の発明によっても大部分の絶縁膜を異方
性エッチング除去してから水平戻しを行うため水平時間
が短縮でき、しかも残留絶縁膜の量も近似しているため
従来の方法に比べ水平戻しのバラツキが小さく、いずれ
もバイアスＥＣＲ−ＣＶＤ平坦化技術の実用上の問題を
解決し、しかも基板のコーナー部が露出することを防
ぎ、コーナー部露出に伴う問題点を解決した半導体装置
の製造方法を提供できるという効果を奏する。
【図１】本発明の半導体装置の製造方法の実施例−１を
工程順に示す断面図である。
工程順に示す断面図である。
【図２】本発明の半導体装置の製造方法の実施例−２を
工程順に示す断面図である。
工程順に示す断面図である。
１ 半導体基板 ２ 溝（トレンチ） ３ 絶縁膜 ４ エッチングストップ層 ５ レジストマスク
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月２２日
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
Claims (2)
- 【請求項１】半導体基板に溝を形成し、次いで、該溝を
バイアスＥＣＲ−ＣＶＤ法により形成した絶縁膜で埋め
込み、その後、該溝内の絶縁膜をマスクして該溝外の絶
縁膜を除去する半導体装置の製造方法であって、 該溝を形成する前に前記半導体基板表面に絶縁膜に対す
るエッチングに対して耐エッチング性を有するエッチン
グストップ層を予め形成しておき、 アクティブ領域の絶縁膜も同一幅にマスクして該溝外絶
縁膜の部分的等方性エッチング除去を行い、次いでバイ
アスＥＣＲ−ＣＶＤによる完全水平戻しエッチング除去
を行った後、前記エッチングストップ層を除去すること
を特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板に溝を形成し、次いで、該溝を
バイアスＥＣＲ−ＣＶＤにより形成した絶縁膜で埋め込
み、その後、該溝内の絶縁膜をマスクして該溝外の絶縁
膜を除去する半導体装置の製造方法であって、 該溝を形成する前に前記半導体基板表面に絶縁膜に対す
るエッチングに対して耐エッチング性を有するエッチン
グストップ層を予め形成しておき、 アクティブ領域の絶縁膜も同一幅にマスクして該溝外絶
縁膜の部分的ＲＩＥ異方性エッチング除去を行い、次い
でバイアスＥＣＲ−ＣＶＤによる全面水平戻し除去を行
った後、前記エッチングストップ層を除去することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939691A JPH0621050A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939691A JPH0621050A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621050A true JPH0621050A (ja) | 1994-01-28 |
Family
ID=14760463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11939691A Pending JPH0621050A (ja) | 1991-04-23 | 1991-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2110261A2 (en) | 2008-04-18 | 2009-10-21 | FUJIFILM Corporation | Aluminum alloy plate for lithographic printing plate, ligthographic printing plate support, presensitized plate, method of manufacturing aluminum alloy plate for lithographic printing plate and method of manufacturing lithographic printing plate support |
| EP2145772A2 (en) | 2008-07-16 | 2010-01-20 | FUJIFILM Corporation | Method of manufacturing aluminum alloy plate for lithographic printing plate, aluminum alloy plate for lithographic printing plate, lithographic printing plate support and presensitized plate |
-
1991
- 1991-04-23 JP JP11939691A patent/JPH0621050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2110261A2 (en) | 2008-04-18 | 2009-10-21 | FUJIFILM Corporation | Aluminum alloy plate for lithographic printing plate, ligthographic printing plate support, presensitized plate, method of manufacturing aluminum alloy plate for lithographic printing plate and method of manufacturing lithographic printing plate support |
| EP2145772A2 (en) | 2008-07-16 | 2010-01-20 | FUJIFILM Corporation | Method of manufacturing aluminum alloy plate for lithographic printing plate, aluminum alloy plate for lithographic printing plate, lithographic printing plate support and presensitized plate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4502914A (en) | Method of making structures with dimensions in the sub-micrometer range | |
| EP0223994B1 (en) | Method of forming a sub-micrometer trench structure on a semiconductor substrate | |
| US8080886B2 (en) | Integrated circuit semiconductor device with overlay key and alignment key and method of fabricating the same | |
| JPH10303290A (ja) | 半導体装置の素子分離方法 | |
| KR20030086837A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JPH0621050A (ja) | 半導体装置の製造方法 | |
| JPH04106954A (ja) | 液相ｃｖｄ法を用いた半導体装置の製造方法 | |
| KR100214534B1 (ko) | 반도체소자의 소자격리구조 형성방법 | |
| KR20010107707A (ko) | Ｓｔｉ 구조를 갖는 반도체 장치를 제조하기 위한 방법 | |
| JPH0955421A (ja) | 半導体装置の製造方法 | |
| JPH0629379A (ja) | 半導体装置の製造方法 | |
| US20010026995A1 (en) | Method of forming shallow trench isolation | |
| KR100223825B1 (ko) | 반도체 소자의 격리영역 형성방법 | |
| JP3053009B2 (ja) | 半導体装置の製造方法 | |
| JPH1126569A (ja) | 半導体装置の製造方法 | |
| KR100532839B1 (ko) | 반도체 제조공정의 샐로우 트렌치 형성방법 | |
| JPH05335291A (ja) | 半導体装置の製造方法 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR920007356B1 (ko) | 트렌치(trench)를 이용한 소자간 격리방법 | |
| US6716720B2 (en) | Method for filling depressions on a semiconductor wafer | |
| KR100481557B1 (ko) | 더블 질화막 식각을 이용한 내로우 에스티아이 형성방법 | |
| JPS5950540A (ja) | 半導体装置の製造方法 | |
| KR20000026363A (ko) | 트랜치형 소자분리막의 사이드 월 도핑 방법 | |
| JPH11135478A (ja) | 半導体装置の製造方法 | |
| KR19990081061A (ko) | 반도체장치의 미세 콘택홀 형성방법 |