JPH1126569A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1126569A JPH1126569A JP19512197A JP19512197A JPH1126569A JP H1126569 A JPH1126569 A JP H1126569A JP 19512197 A JP19512197 A JP 19512197A JP 19512197 A JP19512197 A JP 19512197A JP H1126569 A JPH1126569 A JP H1126569A
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Abstract
(57)【要約】
【課題】 素子分離用のトレンチの端縁部近傍等におけ
るリーク電流が少なく且つ微細な半導体装置を製造する
ことができる方法を提供する。 【解決手段】 Ｓｉ3 Ｎ4 膜１３及びＳｉＯ2 膜１２の
開口１５の内側面にＳｉＯ2 膜１６で側壁スペーサを形
成し、ＳｉＯ2 膜１６間にトレンチ１７を形成する。Ｓ
ｉ3 Ｎ4 膜１３の表面の高さまでトレンチ１７内及びＳ
ｉＯ2 膜１６間をＳｉＯ2 膜１８で埋めた後、Ｓｉ3 Ｎ
4 膜１３及びＳｉＯ2 膜１２を除去する。ＳｉＯ2 膜１
２の除去と同時にＳｉＯ2 膜１８の側面がエッチングさ
れにくく、側壁スペーサの幅だけ素子分離領域の幅も狭
くなる。
るリーク電流が少なく且つ微細な半導体装置を製造する
ことができる方法を提供する。 【解決手段】 Ｓｉ3 Ｎ4 膜１３及びＳｉＯ2 膜１２の
開口１５の内側面にＳｉＯ2 膜１６で側壁スペーサを形
成し、ＳｉＯ2 膜１６間にトレンチ１７を形成する。Ｓ
ｉ3 Ｎ4 膜１３の表面の高さまでトレンチ１７内及びＳ
ｉＯ2 膜１６間をＳｉＯ2 膜１８で埋めた後、Ｓｉ3 Ｎ
4 膜１３及びＳｉＯ2 膜１２を除去する。ＳｉＯ2 膜１
２の除去と同時にＳｉＯ2 膜１８の側面がエッチングさ
れにくく、側壁スペーサの幅だけ素子分離領域の幅も狭
くなる。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体基板に
素子分離用のトレンチを有する半導体装置の製造方法に
関するものである。
素子分離用のトレンチを有する半導体装置の製造方法に
関するものである。
【０００２】
【従来の技術】半導体装置を微細化するためには素子活
性領域のみならず素子分離領域も縮小する必要があるの
で、そのための素子分離技術の一つとして、トレンチ素
子分離が考えられている。このトレンチ素子分離では、
従来から用いられているＬＯＣＯＳ法に比べて、バーズ
ビークがないために面積の狭い素子分離領域を形成する
ことができ、また、半導体基板の表面を平坦にすること
もできる。
性領域のみならず素子分離領域も縮小する必要があるの
で、そのための素子分離技術の一つとして、トレンチ素
子分離が考えられている。このトレンチ素子分離では、
従来から用いられているＬＯＣＯＳ法に比べて、バーズ
ビークがないために面積の狭い素子分離領域を形成する
ことができ、また、半導体基板の表面を平坦にすること
もできる。
【０００３】トレンチ素子分離を用いる第１従来例で
は、応力緩衝膜としてのＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを
Ｓｉ基板上に順次に積層させ、Ｓｉ3 Ｎ4 膜及びＳｉＯ
2 膜を貫通してＳｉ基板にトレンチを形成した後、Ｓｉ
Ｏ2 膜を堆積させてトレンチを埋める。そして、Ｓｉ3
Ｎ4 膜をストッパにした化学的機械的研磨をＳｉＯ2 膜
に施して平坦化を行い、Ｓｉ3 Ｎ4 膜及び応力緩衝膜と
してのＳｉＯ2 膜を等方性エッチングで除去し、ゲート
酸化膜としての別のＳｉＯ2 膜等を形成する。
は、応力緩衝膜としてのＳｉＯ2 膜とＳｉ3 Ｎ4 膜とを
Ｓｉ基板上に順次に積層させ、Ｓｉ3 Ｎ4 膜及びＳｉＯ
2 膜を貫通してＳｉ基板にトレンチを形成した後、Ｓｉ
Ｏ2 膜を堆積させてトレンチを埋める。そして、Ｓｉ3
Ｎ4 膜をストッパにした化学的機械的研磨をＳｉＯ2 膜
に施して平坦化を行い、Ｓｉ3 Ｎ4 膜及び応力緩衝膜と
してのＳｉＯ2 膜を等方性エッチングで除去し、ゲート
酸化膜としての別のＳｉＯ2 膜等を形成する。
【０００４】また、トレンチ素子分離を用いる第２従来
例では、化学的機械的研磨による平坦化及びＳｉ3 Ｎ4
膜の除去を行った後、トレンチを埋めているＳｉＯ2 膜
の側面にＳｉＯ2 膜から成る側壁スペーサを形成し、こ
の状態から応力緩衝膜としてのＳｉＯ2 膜を等方性エッ
チングで除去する。
例では、化学的機械的研磨による平坦化及びＳｉ3 Ｎ4
膜の除去を行った後、トレンチを埋めているＳｉＯ2 膜
の側面にＳｉＯ2 膜から成る側壁スペーサを形成し、こ
の状態から応力緩衝膜としてのＳｉＯ2 膜を等方性エッ
チングで除去する。
【０００５】
【発明が解決しようとする課題】しかし、第１従来例で
は、Ｓｉ3 Ｎ4 膜を除去した段階で、トレンチを埋めて
いるＳｉＯ2 膜の側面が露出するので、Ｓｉ3 Ｎ4 膜の
除去に引き続いて、応力緩衝膜としてのＳｉＯ2 膜を等
方性エッチングで除去すると、トレンチを埋めているＳ
ｉＯ2 膜の側面もエッチングされる。この結果、トレン
チの端縁部に凹部が形成され、この端縁部近傍で電界が
集中してリーク電流が流れる。
は、Ｓｉ3 Ｎ4 膜を除去した段階で、トレンチを埋めて
いるＳｉＯ2 膜の側面が露出するので、Ｓｉ3 Ｎ4 膜の
除去に引き続いて、応力緩衝膜としてのＳｉＯ2 膜を等
方性エッチングで除去すると、トレンチを埋めているＳ
ｉＯ2 膜の側面もエッチングされる。この結果、トレン
チの端縁部に凹部が形成され、この端縁部近傍で電界が
集中してリーク電流が流れる。
【０００６】これに対して、第２従来例では、トレンチ
を埋めているＳｉＯ2 膜の側面にＳｉＯ2 膜から成る側
壁スペーサを形成してから応力緩衝膜としてのＳｉＯ2
膜を等方性エッチングで除去するので、トレンチを埋め
ているＳｉＯ2 膜の側面がエッチングされなくて、トレ
ンチの端縁部に凹部が形成されない。
を埋めているＳｉＯ2 膜の側面にＳｉＯ2 膜から成る側
壁スペーサを形成してから応力緩衝膜としてのＳｉＯ2
膜を等方性エッチングで除去するので、トレンチを埋め
ているＳｉＯ2 膜の側面がエッチングされなくて、トレ
ンチの端縁部に凹部が形成されない。
【０００７】ところが、ＳｉＯ2 膜から成る側壁スペー
サを形成するためには、全面に堆積させたＳｉＯ2 膜に
異方性エッチングを施す必要があるが、Ｓｉ上のＳｉＯ
2 のエッチングに際しては、現在の技術では、Ｓｉに対
するエッチング選択比を大きくすることができない。こ
のため、異方性エッチングによる損傷が素子活性領域に
生じ、素子活性領域に形成される拡散層とＳｉ基板との
接合でリーク電流が流れて、例えばＤＲＡＭではデータ
保持特性が悪化する。
サを形成するためには、全面に堆積させたＳｉＯ2 膜に
異方性エッチングを施す必要があるが、Ｓｉ上のＳｉＯ
2 のエッチングに際しては、現在の技術では、Ｓｉに対
するエッチング選択比を大きくすることができない。こ
のため、異方性エッチングによる損傷が素子活性領域に
生じ、素子活性領域に形成される拡散層とＳｉ基板との
接合でリーク電流が流れて、例えばＤＲＡＭではデータ
保持特性が悪化する。
【０００８】従って、本願の発明は、素子分離用のトレ
ンチの端縁部に凹部が形成されることを防止することが
できてこの端縁部近傍におけるリーク電流が少なく、し
かも、素子分離領域の形成に際して異方性エッチングに
よる損傷が素子活性領域に生じなくて素子活性領域に形
成される拡散層と半導体基板との接合におけるリーク電
流が少なく、また、幅の狭い素子分離領域を形成するこ
とができて微細な半導体装置を製造することができる方
法を提供することを目的としている。
ンチの端縁部に凹部が形成されることを防止することが
できてこの端縁部近傍におけるリーク電流が少なく、し
かも、素子分離領域の形成に際して異方性エッチングに
よる損傷が素子活性領域に生じなくて素子活性領域に形
成される拡散層と半導体基板との接合におけるリーク電
流が少なく、また、幅の狭い素子分離領域を形成するこ
とができて微細な半導体装置を製造することができる方
法を提供することを目的としている。
【０００９】
【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、半導体基板上に応力緩衝膜と被覆膜と
を順次に積層させる工程と、前記被覆膜及び前記応力緩
衝膜に開口を形成する工程と、第１の絶縁膜から成る側
壁スペーサを前記開口の内側面に形成する工程と、前記
半導体基板のうちで前記被覆膜及び前記側壁スペーサに
覆われていない領域にトレンチを形成する工程と、前記
被覆膜の表面の高さまで前記トレンチ内及び前記側壁ス
ペーサ間を埋める第２の絶縁膜を形成する工程と、前記
第２の絶縁膜を形成した後に前記被覆膜及び前記応力緩
衝膜を除去する工程とを具備することを特徴としてい
る。
置の製造方法は、半導体基板上に応力緩衝膜と被覆膜と
を順次に積層させる工程と、前記被覆膜及び前記応力緩
衝膜に開口を形成する工程と、第１の絶縁膜から成る側
壁スペーサを前記開口の内側面に形成する工程と、前記
半導体基板のうちで前記被覆膜及び前記側壁スペーサに
覆われていない領域にトレンチを形成する工程と、前記
被覆膜の表面の高さまで前記トレンチ内及び前記側壁ス
ペーサ間を埋める第２の絶縁膜を形成する工程と、前記
第２の絶縁膜を形成した後に前記被覆膜及び前記応力緩
衝膜を除去する工程とを具備することを特徴としてい
る。
【００１０】請求項１に係る半導体装置の製造方法で
は、半導体基板のうちで被覆膜及び側壁スペーサに覆わ
れていない領域に素子分離用のトレンチを形成し、被覆
膜の表面の高さまでトレンチ内及び側壁スペーサ間を埋
める第２の絶縁膜を形成する。このため、第２の絶縁膜
のうちで半導体基板上に突出している部分の側面は第１
の絶縁膜から成る側壁スペーサに覆われ、しかも、この
側壁スペーサはトレンチ外の半導体基板上に形成され
る。
は、半導体基板のうちで被覆膜及び側壁スペーサに覆わ
れていない領域に素子分離用のトレンチを形成し、被覆
膜の表面の高さまでトレンチ内及び側壁スペーサ間を埋
める第２の絶縁膜を形成する。このため、第２の絶縁膜
のうちで半導体基板上に突出している部分の側面は第１
の絶縁膜から成る側壁スペーサに覆われ、しかも、この
側壁スペーサはトレンチ外の半導体基板上に形成され
る。
【００１１】従って、応力緩衝膜と絶縁膜とのエッチン
グ速度の差が少なくても、応力緩衝膜を除去するための
エッチングと同時に第２の絶縁膜の側面がエッチングさ
れることを防止することができて、素子分離用のトレン
チの端縁部に凹部が形成されることを防止することがで
きる。
グ速度の差が少なくても、応力緩衝膜を除去するための
エッチングと同時に第２の絶縁膜の側面がエッチングさ
れることを防止することができて、素子分離用のトレン
チの端縁部に凹部が形成されることを防止することがで
きる。
【００１２】しかも、被覆膜及び応力緩衝膜に形成した
開口の内側面に側壁スペーサを形成するために第１の絶
縁膜の堆積及び異方性エッチングを行い、且つ、この時
の第１の絶縁膜と半導体基板とのエッチング速度の差が
少なくても、半導体基板がエッチングされる領域は後に
トレンチが形成される領域であるので、素子分離領域の
形成に際して異方性エッチングによる損傷が素子活性領
域に生じない。
開口の内側面に側壁スペーサを形成するために第１の絶
縁膜の堆積及び異方性エッチングを行い、且つ、この時
の第１の絶縁膜と半導体基板とのエッチング速度の差が
少なくても、半導体基板がエッチングされる領域は後に
トレンチが形成される領域であるので、素子分離領域の
形成に際して異方性エッチングによる損傷が素子活性領
域に生じない。
【００１３】また、半導体基板のうちで被覆膜及び側壁
スペーサに覆われていない領域に素子分離用のトレンチ
を形成するので、被覆膜及び応力緩衝膜に形成した開口
の幅よりも側壁スペーサの幅だけ素子分離領域の幅が狭
くなる。このため、リソグラフィの解像度限界の開口を
形成すれば、リソグラフィの解像度限界よりも幅の狭い
素子分離領域を形成することができる。
スペーサに覆われていない領域に素子分離用のトレンチ
を形成するので、被覆膜及び応力緩衝膜に形成した開口
の幅よりも側壁スペーサの幅だけ素子分離領域の幅が狭
くなる。このため、リソグラフィの解像度限界の開口を
形成すれば、リソグラフィの解像度限界よりも幅の狭い
素子分離領域を形成することができる。
【００１４】請求項２に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記側
壁スペーサを複数回に分けて形成することを特徴として
いる。
請求項１に係る半導体装置の製造方法において、前記側
壁スペーサを複数回に分けて形成することを特徴として
いる。
【００１５】請求項２に係る半導体装置の製造方法で
は、被覆膜及び応力緩衝膜に形成した開口の内側面に側
壁スペーサを複数回に分けて形成するので、側壁スペー
サを１回で形成する場合に比べて幅の広い側壁スペーサ
を形成することができる。このため、リソグラフィの解
像度限界の開口を形成すれば、リソグラフィの解像度限
界よりも更に幅の狭い素子分離領域を形成することがで
きる。
は、被覆膜及び応力緩衝膜に形成した開口の内側面に側
壁スペーサを複数回に分けて形成するので、側壁スペー
サを１回で形成する場合に比べて幅の広い側壁スペーサ
を形成することができる。このため、リソグラフィの解
像度限界の開口を形成すれば、リソグラフィの解像度限
界よりも更に幅の狭い素子分離領域を形成することがで
きる。
【００１６】請求項３に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記開
口とは反転パターンのレジストを前記被覆膜上に形成す
る工程と、前記レジストをマスクにした異方性エッチン
グで前記開口を形成する工程と、前記開口を形成した後
に前記レジストを除去する工程と、前記レジストを除去
した後に前記側壁スペーサを形成する工程とを具備する
ことを特徴としている。
請求項１に係る半導体装置の製造方法において、前記開
口とは反転パターンのレジストを前記被覆膜上に形成す
る工程と、前記レジストをマスクにした異方性エッチン
グで前記開口を形成する工程と、前記開口を形成した後
に前記レジストを除去する工程と、前記レジストを除去
した後に前記側壁スペーサを形成する工程とを具備する
ことを特徴としている。
【００１７】請求項３に係る半導体装置の製造方法で
は、被覆膜及び応力緩衝膜に開口を形成した後に、この
開口を形成するための異方性エッチングのマスクにした
レジストを除去する。このため、開口を形成するための
異方性エッチングによって開口の側面に有機系のエッチ
ング生成物膜が形成されても、その後のレジストの除去
と同時に、開口の側面から有機系のエッチング生成物膜
も除去される。
は、被覆膜及び応力緩衝膜に開口を形成した後に、この
開口を形成するための異方性エッチングのマスクにした
レジストを除去する。このため、開口を形成するための
異方性エッチングによって開口の側面に有機系のエッチ
ング生成物膜が形成されても、その後のレジストの除去
と同時に、開口の側面から有機系のエッチング生成物膜
も除去される。
【００１８】このため、設計値通りの幅の開口を形成す
ることができ、開口の内側面に形成する側壁スペーサ間
の寸法も設計値通りにすることができて、結局、素子分
離用のトレンチを設計値通りの幅で半導体基板に形成す
ることができる。
ることができ、開口の内側面に形成する側壁スペーサ間
の寸法も設計値通りにすることができて、結局、素子分
離用のトレンチを設計値通りの幅で半導体基板に形成す
ることができる。
【００１９】
【発明の実施の形態】以下、ＭＯＳトランジスタの製造
に適用した本願の発明の一実施形態を、図１、２を参照
しながら説明する。本実施形態では、図１（ａ）に示す
様に、Ｓｉ基板１１の表面に厚さ１０ｎｍ程度のＳｉＯ
2 膜１２を熱酸化で形成し、厚さ２００ｎｍ程度のＳｉ
3 Ｎ4 膜１３をＣＶＤ法でＳｉＯ2 膜１２上に堆積させ
る。
に適用した本願の発明の一実施形態を、図１、２を参照
しながら説明する。本実施形態では、図１（ａ）に示す
様に、Ｓｉ基板１１の表面に厚さ１０ｎｍ程度のＳｉＯ
2 膜１２を熱酸化で形成し、厚さ２００ｎｍ程度のＳｉ
3 Ｎ4 膜１３をＣＶＤ法でＳｉＯ2 膜１２上に堆積させ
る。
【００２０】なお、Ｓｉ基板１１上にＳｉ3 Ｎ4 膜１３
を直接に堆積させるとこれらの間の大きな応力によって
Ｓｉ基板１１に結晶欠陥が発生するので、Ｓｉ基板１１
とＳｉ3 Ｎ4 膜１３との応力緩衝膜としてＳｉＯ2 膜１
２を形成している。
を直接に堆積させるとこれらの間の大きな応力によって
Ｓｉ基板１１に結晶欠陥が発生するので、Ｓｉ基板１１
とＳｉ3 Ｎ4 膜１３との応力緩衝膜としてＳｉＯ2 膜１
２を形成している。
【００２１】次に、図１（ｂ）に示す様に、Ｓｉ3 Ｎ4
膜１３上にフォトレジスト１４を塗布し、フォトリソグ
ラフィでフォトレジスト１４を素子活性領域のパターン
に加工する。但し、このパターンは、素子活性領域と正
確に等しくはなく、素子活性領域よりも僅かに小さくて
よい。つまり、フォトレジスト１４の除去された領域
は、形成すべき素子分離領域よりも僅かに大きくてよ
い。
膜１３上にフォトレジスト１４を塗布し、フォトリソグ
ラフィでフォトレジスト１４を素子活性領域のパターン
に加工する。但し、このパターンは、素子活性領域と正
確に等しくはなく、素子活性領域よりも僅かに小さくて
よい。つまり、フォトレジスト１４の除去された領域
は、形成すべき素子分離領域よりも僅かに大きくてよ
い。
【００２２】その後、フォトレジスト１４をマスクにし
た異方性のドライエッチングをＳｉ3 Ｎ4 膜１３に施し
て、Ｓｉ3 Ｎ4 膜１３に開口１５を形成する。この際、
ＳｉＯ2 膜１２もある程度エッチングされて、ＳｉＯ2
膜１２にも開口１５が形成されるが、Ｓｉ基板１１がエ
ッチングされない程度にＳｉＯ2 膜１２を残しておく。
た異方性のドライエッチングをＳｉ3 Ｎ4 膜１３に施し
て、Ｓｉ3 Ｎ4 膜１３に開口１５を形成する。この際、
ＳｉＯ2 膜１２もある程度エッチングされて、ＳｉＯ2
膜１２にも開口１５が形成されるが、Ｓｉ基板１１がエ
ッチングされない程度にＳｉＯ2 膜１２を残しておく。
【００２３】次に、図１（ｃ）に示す様に、Ｏ2 プラズ
マによる灰化でフォトレジスト１４を除去し、洗浄のた
めのウエットエッチングを行う。なお、Ｓｉ3 Ｎ4 膜１
３に対する異方性のドライエッチングによって開口１５
の内側面には有機系のエッチング生成物膜（図示せず）
が形成されているが、この有機系のエッチング生成物膜
もＯ2 プラズマによる灰化でフォトレジスト１４と同時
に除去される。
マによる灰化でフォトレジスト１４を除去し、洗浄のた
めのウエットエッチングを行う。なお、Ｓｉ3 Ｎ4 膜１
３に対する異方性のドライエッチングによって開口１５
の内側面には有機系のエッチング生成物膜（図示せず）
が形成されているが、この有機系のエッチング生成物膜
もＯ2 プラズマによる灰化でフォトレジスト１４と同時
に除去される。
【００２４】次に、図１（ｄ）に示す様に、ＴＥＯＳを
原料にしたＣＶＤ法で厚さ２００ｎｍ程度のＳｉＯ2 膜
１６を全面に堆積させ、このＳｉＯ2 膜１６の全面に異
方性エッチングを施して、図１（ｅ）に示す様に、Ｓｉ
Ｏ2 膜１６から成る側壁スペーサを開口１５の内側面に
形成する。
原料にしたＣＶＤ法で厚さ２００ｎｍ程度のＳｉＯ2 膜
１６を全面に堆積させ、このＳｉＯ2 膜１６の全面に異
方性エッチングを施して、図１（ｅ）に示す様に、Ｓｉ
Ｏ2 膜１６から成る側壁スペーサを開口１５の内側面に
形成する。
【００２５】次に、図１（ｆ）に示す様に、Ｓｉ3 Ｎ4
膜１３及びＳｉＯ2 膜１６をマスクにしてＳｉ基板１１
をエッチングして、深さ０．３〜０．５μｍ程度のトレ
ンチ１７をＳｉ基板１１に形成する。その後、高温酸化
を行って、図示されてはいないが、トレンチ１７の上部
及び下部の端縁部に丸みを持たせる。
膜１３及びＳｉＯ2 膜１６をマスクにしてＳｉ基板１１
をエッチングして、深さ０．３〜０．５μｍ程度のトレ
ンチ１７をＳｉ基板１１に形成する。その後、高温酸化
を行って、図示されてはいないが、トレンチ１７の上部
及び下部の端縁部に丸みを持たせる。
【００２６】次に、図２（ａ）に示す様に、通常のＣＶ
Ｄ法やバイアスＥＣＲプラズマＣＶＤ法等によって、埋
め込み性の良いＳｉＯ2 膜１８を全面に堆積させてトレ
ンチ１７を埋め込む。そして、高温熱処理によって、Ｓ
ｉＯ2 膜１８を緻密化させると共に、ＳｉＯ2 膜１６、
１８を一体化させる。なお、バイアスＥＣＲプラズマＣ
ＶＤ法では膜質の良いＳｉＯ2 膜１８を堆積させること
ができるが、緻密化によってＳｉＯ2 膜１８の膜質を更
に高めることができる。
Ｄ法やバイアスＥＣＲプラズマＣＶＤ法等によって、埋
め込み性の良いＳｉＯ2 膜１８を全面に堆積させてトレ
ンチ１７を埋め込む。そして、高温熱処理によって、Ｓ
ｉＯ2 膜１８を緻密化させると共に、ＳｉＯ2 膜１６、
１８を一体化させる。なお、バイアスＥＣＲプラズマＣ
ＶＤ法では膜質の良いＳｉＯ2 膜１８を堆積させること
ができるが、緻密化によってＳｉＯ2 膜１８の膜質を更
に高めることができる。
【００２７】次に、図２（ｂ）に示す様に、Ｓｉ3 Ｎ4
膜１３をストッパにした化学的機械的研磨をＳｉＯ2 膜
１８に施し、ＳｉＯ2 膜１８及びＳｉ3 Ｎ4 膜１３の表
面を平坦化して、トレンチ１７内及びＳｉＯ2 膜１６間
のみをＳｉＯ2 膜１８で埋める。その後、図２（ｃ）に
示す様に、Ｓｉ3 Ｎ4 膜１３を除去する。
膜１３をストッパにした化学的機械的研磨をＳｉＯ2 膜
１８に施し、ＳｉＯ2 膜１８及びＳｉ3 Ｎ4 膜１３の表
面を平坦化して、トレンチ１７内及びＳｉＯ2 膜１６間
のみをＳｉＯ2 膜１８で埋める。その後、図２（ｃ）に
示す様に、Ｓｉ3 Ｎ4 膜１３を除去する。
【００２８】次に、図２（ｄ）に示す様に、ウエットエ
ッチングでＳｉＯ2 膜１２を除去する。この時、ＳｉＯ
2 膜１６、１８の特に角部も同時にエッチングされて、
ＳｉＯ2 膜１６、１８のうちでＳｉ基板１１上に突出し
ている部分が滑らかになる。その後、犠牲酸化膜として
のＳｉＯ2 膜（図示せず）をＳｉ基板１１の表面に形成
して、ウェルを形成したり閾値電圧を調整したりするた
めの不純物をＳｉ基板１１中にイオン注入する。
ッチングでＳｉＯ2 膜１２を除去する。この時、ＳｉＯ
2 膜１６、１８の特に角部も同時にエッチングされて、
ＳｉＯ2 膜１６、１８のうちでＳｉ基板１１上に突出し
ている部分が滑らかになる。その後、犠牲酸化膜として
のＳｉＯ2 膜（図示せず）をＳｉ基板１１の表面に形成
して、ウェルを形成したり閾値電圧を調整したりするた
めの不純物をＳｉ基板１１中にイオン注入する。
【００２９】次に、図２（ｅ）に示す様に、犠牲酸化膜
としてのＳｉＯ2 膜を除去した後、ゲート酸化膜として
のＳｉＯ2 膜１９を熱酸化でＳｉ基板１１の表面に形成
する。なお、犠牲酸化膜としてのＳｉＯ2 膜の除去と同
時に、ＳｉＯ2 膜１６、１８のうちでＳｉ基板１１上に
突出している部分もエッチングされるが、ＳｉＯ2 膜１
９を形成した時点でＳｉＯ2 膜１８、１９の表面が平坦
になる様に、Ｓｉ3 Ｎ4 膜１３の厚さ等を選択してお
く。
としてのＳｉＯ2 膜を除去した後、ゲート酸化膜として
のＳｉＯ2 膜１９を熱酸化でＳｉ基板１１の表面に形成
する。なお、犠牲酸化膜としてのＳｉＯ2 膜の除去と同
時に、ＳｉＯ2 膜１６、１８のうちでＳｉ基板１１上に
突出している部分もエッチングされるが、ＳｉＯ2 膜１
９を形成した時点でＳｉＯ2 膜１８、１９の表面が平坦
になる様に、Ｓｉ3 Ｎ4 膜１３の厚さ等を選択してお
く。
【００３０】その後、更に、ゲート電極やソース／ドレ
イン等を形成して、このＭＯＳトランジスタを完成させ
る。以上の様な本実施形態では、原料がＴＥＯＳで膜質
が優れておりエッチングされにくいＳｉＯ2 膜１６でＳ
ｉＯ2 膜１８の側壁スペーサを形成しているので、Ｓｉ
Ｏ2 膜１２を除去するためのエッチングと同時にＳｉＯ
2 膜１８の側面が特にエッチングされにくくて、トレン
チ１７の端縁部に凹部が形成されることを防止すること
ができる。
イン等を形成して、このＭＯＳトランジスタを完成させ
る。以上の様な本実施形態では、原料がＴＥＯＳで膜質
が優れておりエッチングされにくいＳｉＯ2 膜１６でＳ
ｉＯ2 膜１８の側壁スペーサを形成しているので、Ｓｉ
Ｏ2 膜１２を除去するためのエッチングと同時にＳｉＯ
2 膜１８の側面が特にエッチングされにくくて、トレン
チ１７の端縁部に凹部が形成されることを防止すること
ができる。
【００３１】また、多結晶Ｓｉ膜でＳｉＯ2 膜１８の側
壁スペーサを形成しておき、ＳｉＯ2 膜１８を緻密化さ
せるための高温熱処理時に酸素を供給して多結晶Ｓｉ膜
をＳｉＯ2 膜にしてもよい。この様にすれば、ＴＥＯＳ
を原料にする場合に比べて不純物が少なくて純粋なＳｉ
Ｏ2 膜を形成することができるので、ＳｉＯ2 膜１２を
除去するためのエッチングと同時にＳｉＯ2 膜１８の側
面が更にエッチングされにくい。
壁スペーサを形成しておき、ＳｉＯ2 膜１８を緻密化さ
せるための高温熱処理時に酸素を供給して多結晶Ｓｉ膜
をＳｉＯ2 膜にしてもよい。この様にすれば、ＴＥＯＳ
を原料にする場合に比べて不純物が少なくて純粋なＳｉ
Ｏ2 膜を形成することができるので、ＳｉＯ2 膜１２を
除去するためのエッチングと同時にＳｉＯ2 膜１８の側
面が更にエッチングされにくい。
【００３２】また、上述の実施形態では、ＳｉＯ2 膜１
６のみでＳｉＯ2 膜１８の側壁スペーサを形成している
が、例えば、Ｓｉ3 Ｎ4 膜（図示せず）で側壁スペーサ
を形成した後に、更にＳｉＯ2 膜１６で側壁スペーサを
形成してもよい。この様にすれば、ＳｉＯ2 膜１６、１
８を一体化させることができると共に、ＳｉＯ2 膜１６
のみの側壁スペーサよりも幅の広い側壁スペーサを形成
することができて、更に幅の狭いトレンチ１７つまり素
子分離領域を形成することができる。
６のみでＳｉＯ2 膜１８の側壁スペーサを形成している
が、例えば、Ｓｉ3 Ｎ4 膜（図示せず）で側壁スペーサ
を形成した後に、更にＳｉＯ2 膜１６で側壁スペーサを
形成してもよい。この様にすれば、ＳｉＯ2 膜１６、１
８を一体化させることができると共に、ＳｉＯ2 膜１６
のみの側壁スペーサよりも幅の広い側壁スペーサを形成
することができて、更に幅の狭いトレンチ１７つまり素
子分離領域を形成することができる。
【００３３】
【発明の効果】請求項１に係る半導体装置の製造方法で
は、素子分離用のトレンチの端縁部に凹部が形成される
ことを防止することができるので、トレンチの端縁部近
傍における電界の集中が防止されていてこの端縁部近傍
におけるリーク電流の少ない半導体装置を製造すること
ができる。
は、素子分離用のトレンチの端縁部に凹部が形成される
ことを防止することができるので、トレンチの端縁部近
傍における電界の集中が防止されていてこの端縁部近傍
におけるリーク電流の少ない半導体装置を製造すること
ができる。
【００３４】しかも、素子分離領域の形成に際して異方
性エッチングによる損傷が素子活性領域に生じないの
で、素子活性領域に形成される拡散層と半導体基板との
接合におけるリーク電流の少ない半導体装置を製造する
ことができる。また、リソグラフィの解像度限界よりも
幅の狭い素子分離領域を形成することができるので、微
細な半導体装置を製造することができる。
性エッチングによる損傷が素子活性領域に生じないの
で、素子活性領域に形成される拡散層と半導体基板との
接合におけるリーク電流の少ない半導体装置を製造する
ことができる。また、リソグラフィの解像度限界よりも
幅の狭い素子分離領域を形成することができるので、微
細な半導体装置を製造することができる。
【００３５】請求項２に係る半導体装置の製造方法で
は、リソグラフィの解像度限界よりも更に幅の狭い素子
分離領域を形成することができるので、更に微細な半導
体装置を製造することができる。
は、リソグラフィの解像度限界よりも更に幅の狭い素子
分離領域を形成することができるので、更に微細な半導
体装置を製造することができる。
【００３６】請求項３に係る半導体装置の製造方法で
は、素子分離用のトレンチを設計値通りの幅で半導体基
板に形成することができるので、設計値通りの素子分離
特性を有する半導体装置を製造することができる。
は、素子分離用のトレンチを設計値通りの幅で半導体基
板に形成することができるので、設計値通りの素子分離
特性を有する半導体装置を製造することができる。
【図１】本願の発明の一実施形態の前半の工程を順次に
示す側断面図である。
示す側断面図である。
【図２】一実施形態の後半の工程を順次に示す側断面図
である。
である。
【符号の説明】 １１…Ｓｉ基板（半導体基板）、１２…ＳｉＯ2 膜（応
力緩衝膜）、１３…Ｓｉ3 Ｎ4 膜（被覆膜）、１４…フ
ォトレジスト（レジスト）、１５…開口、１６…ＳｉＯ
2 膜（第１の絶縁膜）、１７…トレンチ、１８…ＳｉＯ
2 膜（第２の絶縁膜）
力緩衝膜）、１３…Ｓｉ3 Ｎ4 膜（被覆膜）、１４…フ
ォトレジスト（レジスト）、１５…開口、１６…ＳｉＯ
2 膜（第１の絶縁膜）、１７…トレンチ、１８…ＳｉＯ
2 膜（第２の絶縁膜）
Claims (3)
- 【請求項１】 半導体基板に素子分離用のトレンチを有
する半導体装置の製造方法において、 前記半導体基板上に応力緩衝膜と被覆膜とを順次に積層
させる工程と、 前記被覆膜及び前記応力緩衝膜に開口を形成する工程
と、 第１の絶縁膜から成る側壁スペーサを前記開口の内側面
に形成する工程と、 前記半導体基板のうちで前記被覆膜及び前記側壁スペー
サに覆われていない領域に前記トレンチを形成する工程
と、 前記被覆膜の表面の高さまで前記トレンチ内及び前記側
壁スペーサ間を埋める第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を形成した後に前記被覆膜及び前記応
力緩衝膜を除去する工程とを具備することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記側壁スペーサを複数回に分けて形成
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記開口とは反転パターンのレジストを
前記被覆膜上に形成する工程と、 前記レジストをマスクにした異方性エッチングで前記開
口を形成する工程と、 前記開口を形成した後に前記レジストを除去する工程
と、 前記レジストを除去した後に前記側壁スペーサを形成す
る工程とを具備することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512197A JPH1126569A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19512197A JPH1126569A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126569A true JPH1126569A (ja) | 1999-01-29 |
Family
ID=16335850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19512197A Pending JPH1126569A (ja) | 1997-07-04 | 1997-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126569A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340648A (ja) * | 1999-05-13 | 2000-12-08 | Stmicroelectronics Inc | 改良した集積回路分離構成体及びその製造方法 |
| KR100353832B1 (ko) * | 2000-12-14 | 2002-09-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 격리막 형성 방법 |
| KR100466024B1 (ko) * | 2002-04-04 | 2005-01-13 | 동부아남반도체 주식회사 | 셀로우 트렌치 소자분리막의 제조 방법 |
| JP2006245602A (ja) * | 1999-03-03 | 2006-09-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1997
- 1997-07-04 JP JP19512197A patent/JPH1126569A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006245602A (ja) * | 1999-03-03 | 2006-09-14 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP2000340648A (ja) * | 1999-05-13 | 2000-12-08 | Stmicroelectronics Inc | 改良した集積回路分離構成体及びその製造方法 |
| KR100353832B1 (ko) * | 2000-12-14 | 2002-09-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 격리막 형성 방법 |
| KR100466024B1 (ko) * | 2002-04-04 | 2005-01-13 | 동부아남반도체 주식회사 | 셀로우 트렌치 소자분리막의 제조 방법 |
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