JPH11297813A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 シャロー トレンチ アイソレーション法を
用いることにより発生する窪み等による歩留りの低下を
防止する。 【解決手段】 シャロートレンチ形成工程にて、隣接す
る素子間を分離する凹陥部としてのシャロートレンチ６
を基板１に形成する処理を行ない、次に、エッチングス
トッパー膜形成工程にて、シャロートレンチ６内に埋め
込んだ堆積物を化学的機械的研磨する際のエッチングス
トッパー膜３を形成する処理を行ない、エッチングスト
ッパー膜３をシャロートレンチ６の開口縁より拡径した
位置に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、化学的機械的研磨
する際のエッチングストッパーとなる膜を有する半導体
装置及びその製造方法に関するものである。

【０００２】

【従来の技術】半導体装置において、隣接する素子間を
分離する方法として、シャロー トレンチ アイソレー
ション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎ）法がある。

【０００３】シャロー トレンチ アイソレーション
（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏ
ｎ）法とは、基板にシャロートレンチを形成し、シャロ
ートレンチ内に例えば酸化物等の堆積物を形成する処理
を行なうものである。

【０００４】従来、シャロー トレンチ アイソレーシ
ョン法は、基板に形成されたシャロートレンチ内に、化
学的機械的研磨を行なう際にエッチングストッパとして
用いるエッチングストッパ膜を堆積する方法等が採用さ
れている。従来の方法を図４及び図５を用いて説明す
る。

【０００５】まず、図４（ａ）に示すように、半導体基
板１上に応力緩和のための下敷きＳｉＯ膜２を形成し、
その上にＣＭＰ時のエッチングストッパーとなるＳｉＮ
膜３を形成する。

【０００６】次に図４（ｂ）に示すように、フォトリソ
グラフィー技術を用いて、ＳｉＮ膜３及びＳｉＯ膜２及
び一部のシリコン基板１を選択的に開口して、シャロー
トレンチ６を形成する。

【０００７】次に図４（ｃ）に示すように、ＳｉＯ膜４
を成膜し、シャロートレンチ６内に埋設する。

【０００８】次に図４（ｄ）に示すように、ＣＭＰ技術
を用いてＳｉＯ膜４を研磨し、エッチングストッパーと
してのＳｉＮ膜３の位置で研磨を止める。

【０００９】次に図５（ｅ）に示すように、ＳｉＮ膜３
を選択的に除去し、その後、シリコン基板１の上面から
飛び出た部分のＳｉＯ膜４と下敷きＳｉＯ膜２を除去す
る。

【００１０】前記各膜を除去する際、反応性ガスやイオ
ンやプラズマ等を用いたドライエッチを用いると、露出
するシリコン基板１の表面にエッチングダメージが残
り、欠陥が発生する等の不具合が生じる。この露出する
シリコン基板１の表面には、半導体素子が形成されるた
め、通常シリコン基板表面に形成される酸化膜を除去す
るには、エッチングダメージが残らないようにフッ酸等
を用いたウェットエッチで行われる。

【００１１】

【発明が解決しようとする課題】図５（ｆ）は、ウェッ
トエッチの進み方を説明した図である。図５（ｆ）に示
すように、ウェットエッチは等方性のため、図中のＡ→
Ｂ→Ｃの順でエッチングが進む。このとき、シリコン基
板１の角（図中のＸ点）から等方的にエッチングされる
ため、エッチング後のＳｉＯ膜４の端部には、図５
（ｇ）のように窪み５が発生してしまう。

【００１２】したがって、従来例のＳＴＩ技術を用いた
半導体装置においては、窪み５により、後工程でのゲー
トポリ等のエッチング残りが発生する等の不具合が発生
し、半導体装置の歩留りが低下するという問題がある。

【００１３】本発明の目的は、ＳＴＩ技術により発生す
る窪み等による歩留りの低下を抑制させた半導体装置及
びその製造方法を提供することにある。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、シャロートレンチと、
エッチングストッパー膜とを有する半導体装置であっ
て、前記シャロートレンチは、隣接する素子間を分離す
る凹陥部であり、前記エッチングストッパー膜は、前記
シャロートレンチ内に埋め込んだ堆積物を化学的機械的
研磨する際のエッチングストッパーとなる膜であり、前
記シャロートレンチの開口縁より拡径した位置に形成さ
れたものである。

【００１５】また、前記エッチングストッパー膜は、前
記シャロートレンチの開口幅より、前記堆積物のＣＭＰ
後のシリコン基板からの飛び出し量の１．５倍以上大き
く拡径した位置に形成されたものである。

【００１６】また、本発明に係る半導体装置の製造方法
は、シャロートレンチ形成工程と、エッチングストッパ
ー膜形成工程とを有する半導体装置の製造方法であっ
て、前記シャロートレンチ形成工程は、隣接する素子間
を分離する凹陥部としてのシャロートレンチを基板に形
成する処理を行なうものであり、前記エッチングストッ
パー膜形成工程は、前記シャロートレンチ内に埋め込ん
だ堆積物を化学的機械的研磨する際のエッチングストッ
パー膜として前記シャロートレンチ内に形成する処理を
行なうものであって、前記エッチングストッパー膜を前
記シャロートレンチの開口縁より拡径した位置に形成す
る処理を行なうものである。

【００１７】また、前記エッチングストッパー膜を、前
記シャロートレンチの開口幅より、前記堆積物のＣＭＰ
後のシリコン基板からの飛び出し量の１．５倍以上大き
く拡径した位置に形成するものである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００１９】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置及びその製造方法を工程順に示す断
面図である。

【００２０】図において、本発明に係る半導体装置は、
シャロートレンチ６と、エッチングストッパー膜３とを
有する半導体装置を対象とするものであり、シャロート
レンチ６は、隣接する素子間を分離する凹陥部であり、
エッチングストッパー膜３は、シャロートレンチ６内に
埋め込んだ堆積物を化学的機械的研磨する際のエッチン
グストッパーとなる膜であり、シャロートレンチ６の開
口縁６ａより拡径した位置に形成されたことを特徴とす
るものである。

【００２１】また、エッチングストッパー膜３は、前記
シャロートレンチの開口幅より、前記堆積物のＣＭＰ後
のシリコン基板からの飛び出し量の１．５倍以上大きく
拡径した位置に形成することが望ましい。

【００２２】また、本発明に係る半導体装置の製造方法
は、シャロートレンチ形成工程にて、隣接する素子間を
分離する凹陥部としてのシャロートレンチ６を基板１に
形成する処理を行ない、次に、エッチングストッパー膜
形成工程にて、シャロートレンチ６内に埋め込んだ堆積
物を化学的機械的研磨する際のエッチングストッパー膜
３を形成する処理を行ない、エッチングストッパー膜３
をシャロートレンチ６の開口縁６ａより拡径した位置に
形成する。

【００２３】また、エッチングストッパー膜３を、シャ
ロートレンチの開口幅より、前記堆積物のＣＭＰ後のシ
リコン基板からの飛び出し量の１．５倍以上大きく拡径
した位置に形成することが望ましい。

【００２４】次に、本発明の具体例を実施形態１として
図１，図２に基づいて説明する。

【００２５】まず、図１（ａ）に示すように、半導体基
板１上に応力緩和のための下敷きＳｉＯ膜２を５〜４０
ｎｍの厚さで形成し、その上にＣＭＰ（Ｃｈｅｍｉｃａ
ｌＭｅｃａｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械
的研磨）時のエッチングストッパー膜となるＳｉＮ膜３
を２００〜４００ｎｍの厚さで形成する。

【００２６】次に、図１（ｂ）に示すように、フォトリ
ソグラフィー技術を用いてＳｉＮ膜３及びＳｉＯ膜２及
びシリコン基板１を選択的に開口し、シャロートレンチ
６を形成する。このとき、シリコン基板１０に開口され
るシャロートレンチ６の深さは、１００〜６００ｎｍ程
度となる。

【００２７】次に図１（ｃ）に示すように、ＳｉＮ膜３
を選択的に等方性のエッチングを行い、ＣＭＰを行なう
際のエッチングストッパー膜として必要な厚さまでエッ
チングを行う。

【００２８】エッチングストッパー膜としてＳｉＮ膜３
をエッチングする方法としては、加熱した燐酸を用いた
ウェットエッチを用いることが可能である。また、エッ
チング後のＳｉＮ膜３の厚さは、１００〜２００ｎｍと
なるようにエッチング時間を調節する。

【００２９】こうすることにより、ＳｉＮ膜３の開口幅
は、シリコン基板１に形成したシャロートレンチ６の開
口幅に対し、エッチングした膜厚分だけ広がる。この広
がり分は、ＣＭＰ後の酸化膜４の飛び出し量に対して、
１．５〜２倍になるようにＳｉＮ膜３の膜厚及びＳｉＮ
のエッチング量を設定する。

【００３０】次に図１（ｄ）に示すように、ＳｉＯ膜４
を５００〜７００ｎｍの厚さで形成し、シャロートレン
チ６を埋設する。

【００３１】このとき、シリコン基板１に形成したシャ
ロートレンチ６開口縁の鋭角な角を丸めるために埋設前
にフッ酸等で酸化膜２をエッチングした後、熱酸化で２
０〜５０ｎｍの厚さの熱酸化膜を形成しても良い。ま
た、埋設前にＨＴＯ（ＨｉｇｈＴｅｍｐｅｒａｔｕｒｅ
Ｏｘｉｄｅ）酸化膜等の緻密な酸化膜をあらかじめ形
成しても良い。

【００３２】次に図２（ｅ）に示すように、ＣＭＰ技術
を用いてＳｉＯ膜４を研磨し、エッチングストッパー膜
としてのＳｉＮ膜３の位置で研磨を止める。

【００３３】次に図２（ｆ）のように、ＳｉＮ膜３を選
択的に除去し、その後、シリコン基板１の上面から飛び
出た部分のＳｉＯ膜４と下敷きＳｉＯ膜２を除去する。

【００３４】このとき反応性ガスやイオンやプラズマ等
を用いたドライエッチを用いると、露出するシリコン基
板１の表面にエッチングダメージが残り、欠陥が発生す
る等の不具合が生じる。この露出するシリコン基板１の
表面には半導体素子が形成されるため、通常シリコン基
板表面の酸化膜の除去は、エッチングダメージの残らな
いようにフッ酸等を用いたウェットエッチで行われる。

【００３５】図２（ｇ）は、本発明の実施形態１におけ
るウェットエッチの進み方を説明した図である。

【００３６】図２（ｇ）に示すように、ウェットエッチ
は等方性のため、図中のＡ→Ｂ→Ｃの順でエッチングが
進む。

【００３７】このとき、シリコン基板１から飛び出た部
分のＳｉＯ膜４の厚さに対し、シリコン基板１に形成し
たシャロートレンチ６の開口幅に対するＳｉＯ膜４の広
がり量（すなわちＳｉＮ膜３の開口幅の広がり量）が
１．５〜２倍以上であると、エッチング後のＳｉＯ膜４
の表面は、図２（ｈ）のように平坦に仕上がる。

【００３８】次に、本発明の実施形態１の具体例を実施
例１として説明する。

【００３９】まず、図１（ａ）に示すように、半導体基
板１上に応力緩和のための下敷きＳｉＯ膜２を２０ｎｍ
の厚さで形成し、その上にＣＭＰ時のエッチングストッ
パーとなるＳｉＮ膜３を３５０ｎｍの厚さで形成する。

【００４０】次に図１（ｂ）に示すように、フォトリソ
グラフィー技術を用いてＳｉＮ膜３及びＳｉＯ膜２及び
シリコン基板１を選択的に開口し、シャロートレンチ６
を形成する。このときシリコン基板１に形成されるシャ
ロートレンチ６の開口部の深さは、５００ｎｍ程度とな
る。

【００４１】次に図１（ｃ）に示すように、ＳｉＮ膜３
を、加熱した燐酸を用いて、厚さ１５０ｎｍになるまで
エッチングを行う。

【００４２】こうすることにより、ＳｉＮ膜３の開口幅
は、シリコン基板１に形成したシャロートレンチ６の開
口幅に対し、片側で約２００ｎｍ広がる。

【００４３】次に図１（ｄ）に示すように、ＳｉＯ膜４
を６００ｎｍの厚さで形成し、シャロートレンチ６を埋
設する。

【００４４】このとき、シリコン基板１に形成したシャ
ロートレンチ６の開口部の鋭角な角を丸めるために埋設
前にフッ酸等で酸化膜２をエッチングした後、熱酸化で
２０〜５０ｎｍの厚さの熱酸化膜を形成しても良い。ま
た、埋設前にＨＴＯ酸化膜等の緻密な酸化膜をあらかじ
め形成しても良い。

【００４５】次に図２（ｅ）に示すように、ＣＭＰ技術
を用い、エッチングストッパーのＳｉＮ膜３が露出する
まで、ＳｉＯ膜４を研磨する。通常はエッチングのばら
つきやマージンを考えて、ＳｉＮ膜の厚さが１００ｎｍ
程度残るようにＣＭＰ条件を設定する。

【００４６】次に図２（ｆ）に示すように、加熱した燐
酸を用いＳｉＮ３０を選択的に除去し、その後、フッ酸
を用いて、シリコン基板１の上面から飛び出た部分のＳ
ｉＯ膜４と下敷きＳｉＯ膜２を除去する。

【００４７】図２（ｇ）は、ウェットエッチの進み方を
説明した図である。ウェットエッチは等方性のため、図
中のＡ→Ｂ→Ｃの順でエッチングが進む。このとき、シ
リコン基板１から飛び出た部分のＳｉＯ膜４の厚さは約
１００ｎｍ、シリコン基板１の開口幅に対するＳｉＯ膜
４の広がり量（すなわちＳｉＮ膜３の開口幅の広がり
量）が約２００ｎｍとなり、エッチング後のＳｉＯ膜４
の表面は、図２（ｈ）のように平坦に仕上がる。

【００４８】（実施形態２）図３は、本発明の実施形態
２を工程順に示す断面図である。まず、図３（ａ）に示
すように、半導体基板１上に応力緩和のための下敷きＳ
ｉＯ膜２を５〜４０ｎｍの厚さで形成し、その上にＣＭ
Ｐ時のエッチングストッパー膜となるＳｉＮ膜３を１０
０〜３００ｎｍの厚さで形成する。

【００４９】実施形態２と実施形態１との相違は、ＣＭ
Ｐのエッチングストッパーとして必要な厚さ分にＳｉＮ
膜３を形成することにある。

【００５０】次に図３（ｂ）のように、フォトリソグラ
フィー技術を用いてＳｉＮ膜３を選択的に開口する。こ
のときＳｉＮ膜３に形成した開口３ａの開口幅は、後工
程でシリコン基板１に形成するシャロートレンチ６の開
口幅に対し、片側で１５０〜３００ｎｍ程度広く開口す
る。

【００５１】次に図３（ｃ）に示すように、フォトリソ
グラフィー技術を用いて下敷きＳｉＯ膜２及びシリコン
基板１を選択的に開口し、シャロートレンチ６を形成す
る。このときシリコン基板１０に形成されるシャロート
レンチ６の深さは、１００〜６００ｎｍ程度となる。

【００５２】これ以降の工程は、実施形態１と同様に行
なう。

【００５３】本発明の実施形態１によれば、ＣＭＰのエ
ッチングストッパー膜として必要な膜厚よりも厚く形成
したＳｉＮ膜３を、等方性エッチにより必要な膜厚まで
エッチングすると同時に、エッチングした量と同じ膜厚
分だけ開口幅を横方向に拡径している。この実施形態１
では、本実施形態２と比べて工程数は少ないという利点
があるが、ウェットエッチのエッチレートが不安定なた
め、エッチ後の膜厚制御が難しく、また横方向の広がり
量はＳｉＮ膜３のエッチ量と等量であるため、ＳｉＮ膜
３の開口幅を広げたいときは、その分だけＳｉＮ膜３の
成膜量も厚くする必要がある。

【００５４】それに対し、本実施形態２では、ＣＭＰの
エッチングストッパー膜としてのＳｉＮ膜３の厚さは成
膜時点で決められるため、膜厚の制御がしやすいこと、
またＳｉＮ膜３の開口幅の広がり量は、ＳｉＮ膜３の膜
厚によらず、自由に設定することができるという利点が
ある。

【００５５】

【発明の効果】以上説明したように本発明によれば、基
板に形成したシャロートレンチの開口幅に対する堆積膜
の拡がり量（すなわち堆積膜の開口幅の拡がり量）が、
基板から飛び出た部分の堆積膜の飛び出し量に対し、
１．５〜２倍以上あることにより、基板表面の酸化膜ウ
ェットエッチ後の堆積膜の表面を平坦に仕上げることが
できる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置及びその
製造方法を工程順に示す断面図である。

【図２】本発明の実施形態１に係る半導体装置及びその
製造方法を工程順に示す断面図である。

【図３】本発明の実施形態２に係る半導体装置及びその
製造方法を工程順に示す断面図である。

【図４】従来例に係る半導体装置及びその製造方法を工
程順に示す断面図である。

【図５】従来例に係る半導体装置及びその製造方法を工
程順に示す断面図である。

【符号の説明】

１ シリコン基板 ２ ＳｉＯ膜 ３ ＳｉＮ膜 ４ ＳｉＯ膜 ６ シャロートレンチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シャロートレンチと、エッチングストッ
   パー膜とを有する半導体装置であって、 前記シャロートレンチは、隣接する素子間を分離する凹
   陥部であり、 前記エッチングストッパー膜は、前記シャロートレンチ
   内に埋め込んだ堆積物を化学的機械的研磨する際のエッ
   チングストッパーとなる膜であり、前記シャロートレン
   チの開口縁より拡径した位置に形成されたものであるこ
   とを特徴とする半導体装置。
2. 【請求項２】 前記エッチングストッパー膜は、前記シ
   ャロートレンチの開口幅より、前記堆積物のＣＭＰ後の
   シリコン基板からの飛び出し量の１．５倍以上大きく拡
   径した位置に形成されたものであることを特徴とする請
   求項１に記載の半導体装置。
3. 【請求項３】 シャロートレンチ形成工程と、エッチン
   グストッパー膜形成工程とを有する半導体装置の製造方
   法であって、 前記シャロートレンチ形成工程は、隣接する素子間を分
   離する凹陥部としてのシャロートレンチを基板に形成す
   る処理を行なうものであり、 前記エッチングストッパー膜形成工程は、前記シャロー
   トレンチ内に埋め込んだ堆積物を化学的機械的研磨する
   際のエッチングストッパー膜として前記シャロートレン
   チ内に形成する処理を行なうものであって、前記エッチ
   ングストッパー膜を前記シャロートレンチの開口縁より
   拡径した位置に形成する処理を行なうものであることを
   特徴とする半導体装置の製造方法。
4. 【請求項４】 前記エッチングストッパー膜を、前記シ
   ャロートレンチの開口幅より、前記堆積物のＣＭＰ後の
   シリコン基板からの飛び出し量の１．５倍以上大きく拡
   径した位置に形成することを特徴とする請求項３に記載
   の半導体装置の製造方法。