JP4228414B2

JP4228414B2 - 半導体装置の製造方法

Info

Publication number: JP4228414B2
Application number: JP19045198A
Authority: JP
Inventors: 一郎伊藤; 眞喜男飯田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-07-06
Filing date: 1998-07-06
Publication date: 2009-02-25
Anticipated expiration: 2018-07-06
Also published as: JP2000021975A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板にトレンチ分離溝を形成して素子間分離を行う半導体装置の製造方法に関する。
【０００２】
【従来の技術】
例えばＳＯＩ基板にトレンチ分離溝を形成して素子間分離を行う半導体装置の製造方法の一例として、図１９に示す方法が知られている。この方法では、まず図１９（ａ）に示すように、シリコン基板１の表面に絶縁膜２を形成し、このシリコン基板１に対して、図１９（ｂ）に示すように、他のシリコン基板３を絶縁膜２を介して接合することにより、ＳＯＩ基板４を形成している。そして、図１９（ｃ）に示すように、上記ＳＯＩ基板４の一方の主面（図１９中上面）から絶縁膜２に達するまでのトレンチ分離溝５を形成した後、熱酸化等により分離溝５の内壁面を含むＳＯＩ基板４の表面に絶縁被膜６を形成している。
【０００３】
続いて、図１９（ｄ）に示すように、充填材としての多結晶シリコン７を分離溝５内に埋め込んでいる。更に、図１９（ｅ）に示すように、不要な多結晶シリコン７をドライエッチングで除去した後、図１９（ｆ）に示すように、表面の絶縁被膜６を除去している。これにより、各素子領域８が基板１から電気的に分離されると共に、各素子領域８間が電気的に分離される構成となっている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来構成では、分離溝５内に充填された多結晶シリコン７の上部７ａがＳＯＩ基板４の表面から上方へ向けてかなり突出した（具体的には、０．７〜０．８μｍ程度突出した）構成となる。このため、基板４の表面に段差が生じて平坦性が悪くなり、後の工程で形成する多結晶シリコン配線やＡｌ配線に切断が起こったり、ショートが発生したりするという問題点があった。
【０００５】
そこで、本発明の目的は、素子間分離用の溝内に充填する充填材の上部が基板の表面から突出することを極力防止し得て、基板の表面の平坦性を向上させることができる半導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１の発明によれば、素子間分離用の溝内に多結晶シリコンを充填した後、多結晶シリコンを酸化することにより、多結晶シリコンの酸化した部分の最下面の位置がシリコン窒化膜の上面よりも高くなるように構成したので、多結晶シリコンの酸化した部分とシリコン酸化膜とをＨＦにより除去するときに、ＨＦが溝内にしみ込むこと防止できて、平坦性を向上させることができる。
【０００７】
請求項２の発明によれば、多結晶シリコンを酸化する工程において、多結晶シリコンの酸化した部分の最下面の位置をシリコン窒化膜の上面に近接するように構成したので、基板の表面の平坦性をより一層向上させることができる。
【０００８】
請求項３の発明においては、多結晶シリコンを充填する工程の後に、シリコン酸化膜の上面に堆積した多結晶シリコンを除去することにより、シリコン酸化膜を露出させるように構成した。この構成の場合、この後、実行する多結晶シリコンの酸化工程において、酸化量を少なくすることができると共に、多結晶シリコンの酸化した部分の最下面の平坦性、即ち、多結晶シリコンの上面の平坦性をより一層向上させることができる。
【０００９】
更に、請求項４の発明によれば、シリコン酸化膜を露出させる工程において、ＣＭＰ処理することにより多結晶シリコンを除去するように構成したので、シリコン酸化膜の表面に多結晶シリコンが凸状部となって残ることを極力防止できる。また、請求項５の発明によれば、シリコン酸化膜を露出させる工程において、ドライエッチング処理することにより多結晶シリコンを除去するように構成したので、シリコン酸化膜の表面に存在する凹部に多結晶シリコンが残ることを極力防止できる。
【００１０】
請求項６の発明によれば、ＨＦを用いた処理により多結晶シリコンの酸化した部分とシリコン酸化膜を除去するように構成したので、多結晶シリコンの酸化した部分とシリコン酸化膜を簡単に且つ十分に除去することができる。そして、請求項７の発明のように、半導体基板をＳＯＩ基板で構成することが好ましい。
【００１１】
【発明の実施の形態】
以下、本発明の第１の実施例について、図１ないし図１０を参照しながら説明する。まず、半導体基板として、例えば、図１に示すような構成のＳＯＩ基板１１を用意する。このＳＯＩ基板１１は、第１のシリコン基板１２と、第２のシリコン基板１３と、これら２つのシリコン基板１２、１３間に介在された絶縁膜１４とから構成されている。
【００１２】
ここで、上記ＳＯＩ基板１１を形成する方法について簡単に説明する。まず、第１の単結晶シリコン基板１２の一方の主面に鏡面研磨を施した後、熱酸化を施すことにより所定の膜厚の例えばＳｉＯ_２からなる絶縁膜１４を形成する。続いて、上記第１のシリコン基板１２の表面の絶縁膜１４側に、鏡面研磨された主面を有する第２の単結晶シリコン基板１３を十分に清浄な雰囲気下で密着させて加熱することにより、２つのシリコン基板１２、１３を、絶縁膜１４を挟むようにして一体に接合する。これにより、ＳＯＩ基板１１が作製される。
【００１３】
次に、上記ＳＯＩ基板１１の第２のシリコン基板１３の表面に、熱酸化により例えば４０〜５０ｎｍ程度の膜厚のＳｉＯ_２膜１５を形成する。そして、このＳｉＯ_２膜１５の表面に、例えばＣＶＤ法等により１００〜２００ｎｍ程度の膜厚のＳｉ_３Ｎ_４膜１６とＳｉＯ_２膜１７を順次堆積して形成する。これにより、図２に示すような構成が得られる。この構成の場合、Ｓｉ_３Ｎ_４膜１６が第１の層を構成し、ＳｉＯ_２膜１７が第２の層を構成している。
【００１４】
続いて、上記３つのＳｉＯ_２膜１７、Ｓｉ_３Ｎ_４膜１６及びＳｉＯ_２膜１５に対して例えばフォトエッチングを施すことにより、図３に示すような開口１８を形成する。ここで、上記開口１８を形成する処理について、簡単に説明する。この場合、まず、ＳｉＯ_２膜１７の表面にレジスト（図示しない）を堆積した後、公知のフォトリソグラフィ処理とエッチングガスとしてＣＦ_４、ＣＨＦ_３系ガスを用いたＲ．Ｉ．Ｅ処理を施す。これにより、ＳｉＯ_２膜１７の表面のレジストをマスクとして、ＳｉＯ_２膜１７、Ｓｉ_３Ｎ_４膜１６及びＳｉＯ_２膜１５が第１のシリコン基板１３の表面に達するまで選択的にエッチングされて、開口１８が形成される。尚、図３はレジスト剥離後の状態を示している。
【００１５】
そして、ＳｉＯ_２膜１７（並びにＳｉ_３Ｎ_４膜１６及びＳｉＯ_２膜１５）をマスクとして、第１のシリコン基板１３に対する選択的なエッチングをＳＯＩ基板１１内部の絶縁膜１４に達するまで実行する。これにより、ＳＯＩ基板１１内部にトレンチ分離用の溝１９が形成される。上記エッチング処理としては、例えばエッチングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処理が実行される。また、この場合、ＳｉＯ_２膜１７とシリコン基板１３とのエッチング選択比により良好に溝１９が絶縁膜１４に達するように、前工程におけるＳｉＯ_２膜１７の堆積厚が決定されるように構成されている。
【００１６】
続いて、図４に示す状態で、酸化及びＨＦ（ふっ酸）によるエッチングを数回行うことにより、溝１９の内壁面を酸化し（即ち、内壁面ＳｉＯ_２膜１５ａを形成し）、図５に示す構成を得る。この構成の場合、図５に示すように、Ｓｉ_３Ｎ_４膜１６の開口部の開口幅をＡとし、ＳｉＯ_２膜１７の開口部の開口幅をＢとしたときに、Ａ＜Ｂの関係が成り立つように、上記した酸化及びＨＦによるエッチングが実行されるように構成されている。
【００１７】
次に、ＳｉＯ_２膜１７の表面に例えばＬＰ−ＣＶＤ法により多結晶シリコン２０を堆積することにより、溝１９（及び開口１８）内に上記多結晶シリコン２０を充填し、溝１９（及び開口１８）内を多結晶シリコン２０で完全に埋める。これにより、図６に示す構成を得る。この場合、多結晶シリコン２０が充填材を構成している。続いて、例えばＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、ＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去し、図７に示す構成を得る。
【００１８】
更に、図７に示す状態で、ＳｉＯ_２膜１７の開口１８内に充填されている多結晶シリコン２０を酸化させる処理を実行する。この場合、図８に示すように、多結晶シリコン２０の酸化した部分２１の最下面の位置がＳｉ_３Ｎ_４１６の上面よりも若干高くなるように、即ち、酸化した部分２１の最下面の位置がＳｉ_３Ｎ_４１６の上面より高い位置であってＳｉ_３Ｎ_４１６の上面にできる限り近接するように、酸化深さを制御している。このように酸化深さを設定する理由は、図９に示すように、多結晶シリコン２０のうちのＳｉ_３Ｎ_４１６の上面よりも上の部分２２の厚さ寸法Ｔが、０よりも大きく（Ｔ＞０）、しかも、できる限り０に近付くようにする（Ｔ→０）ためである。
【００１９】
ここで、上記多結晶シリコン２０の酸化深さの設定の方法について、具体的に説明する。まず、酸化により形成されたシリコン酸化膜（ＳｉＯ_２膜）の膜厚のうちの４４％の部分が、酸化前の多結晶シリコンの膜厚である。また、Ｓｉ_３Ｎ_４１６上のＳｉＯ_２膜１７の膜厚が０．５μｍであったとすると、Ｓｉ_３Ｎ_４１６の上面よりも上に位置する多結晶シリコン２０の膜厚も０．５μｍとなる。そして、図９に示す、多結晶シリコン２０の部分２２の厚さ寸法Ｔが、例えば０．０５μｍになるように酸化することを目標とする。この目標を達成するためには、次の式で求められる膜厚のシリコン酸化膜を形成するような条件で酸化すれば良い。
【００２０】
１００［％］／４４［％］×（０．５［μｍ］−０．０５［μｍ］）＝１．０［μｍ］
即ち、シリコン酸化膜の膜厚が１．０μｍとなるように、多結晶シリコン２０を酸化すれば良い。
【００２１】
この後、上述した多結晶シリコン２０の酸化処理が完了したら、ＨＦ（ふっ酸）によるウエットエッチング処理により、酸化した多結晶シリコン２１とＳｉ_３Ｎ_４１６の上のＳｉＯ_２膜１７とを除去する。このとき、Ｓｉ_３Ｎ_４１６と、酸化されなかった多結晶シリコン２０の部分２２とがエッチングストッパとして作用することから、ＳｉＯ_２膜１５及び絶縁膜１４がエッチングされることがないようになっている。これにより、図９に示す構成が得られる。この構成の場合、多結晶シリコン２０のうちのＳｉ_３Ｎ_４１６の上面よりも上の部分２２の厚さ寸法Ｔが、Ｔ＞０であると共に、Ｔ→０となる。具体的には、上述したように、シリコン酸化膜の膜厚が１．０μｍとなるように、多結晶シリコン２０を酸化した場合には、Ｔ＝０．０５μｍとなる。
【００２２】
この結果、素子間分離用の溝１９内に充填する多結晶シリコン２０の上部の部分２２がＳＯＩ基板１１の表面から突出することを極力防止することができる。これにより、従来構成（図１９（ｆ）参照）に比べて、ＳＯＩ基板１１の表面の平坦性を大幅に向上させることができる。従って、後の工程で形成する多結晶シリコン配線やＡｌ配線に切断が起こったり、ショートが発生したりすることを極力防止することができる。
【００２３】
尚、前述したＣＭＰ法により、ＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去して、図７に示す構成を得る工程においては、図１０に示すように、多結晶シリコンの除去残り２３が発生するという事情がある。この除去残り２３が発生する理由は、ＳｉＯ_２膜１７の上面に凹部１７ａが存在すると共に、この凹部１７ａの中に多結晶シリコン２０が埋め込まれ、更に、ＣＭＰ法では上記凹部１７ａ内の多結晶シリコン２０（即ち、除去残り２３）を除去できないためである。そして、上記除去残り２３が存在すると、ＨＦによりＳｉＯ_２膜１７を除去するときに、上記除去残り２３がマスクとなってしまい、その下のＳｉＯ_２が残ってしまうという不具合が発生する。
【００２４】
これに対して、上記実施例によれば、ＣＭＰ法によりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去したときに、多結晶シリコン２０の除去残り２３が発生したとしても、図８に示すように、多結晶シリコン２０を酸化するときに、上記除去残り２３を酸化することができる。この結果、次の工程（図９参照）において、ＨＦによって、酸化した多結晶シリコン２１とＳｉ_３Ｎ_４１６の上のＳｉＯ_２膜１７とを除去するときに、上述されたように酸化された多結晶シリコンの除去残り２３を除去することができる。
【００２５】
また、上記実施例では、ＣＭＰ法によりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去するように構成したが、これに代えて、例えばドライエッチングによりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去するように構成しても良い。尚、この構成の場合には、図１１に示すように、ドライエッチングした後、ＳｉＯ_２膜１７の表面に凸部状をなす多結晶シリコンの除去残り２４が発生することが多い。これは、ドライエッチングの除去量ばらつきが約２０％と大きいためである。
【００２６】
これに対して、上記構成の場合、ドライエッチングを行った後、多結晶シリコン２０を酸化するときに（図８参照）、上記多結晶シリコン２０の除去残り２４を酸化することができる。この結果、次の工程（図９参照）において、ＨＦによって、酸化した多結晶シリコン２１とＳｉ_３Ｎ_４１６の上のＳｉＯ_２膜１７とを除去するときに、上記したように酸化された多結晶シリコンの除去残り２４を除去することができる。
【００２７】
尚、上記ドライエッチングによりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去する方法と、前記ＣＭＰ法によりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去する方法を比較したところ、ＣＭＰ法により発生する除去残り２３の方が、ドライエッチングにより発生する除去残り２４よりも量が少ないことがわかった。従って、ＣＭＰ法を用いる方法の方が好ましいといえる。
【００２８】
一方、ＣＭＰ法（またはドライエッチング）によりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去した後、ＨＦによりＳｉＯ_２膜１７を除去し、そして、多結晶シリコン４０のうちのＳｉ_３Ｎ_４膜１６の表面から上方へ突出した凸部分を、ドライエッチングすることにより、その高さ（図９のＴに相当する高さ）を低くする方法を、本発明者は考えた。しかし、この方法の場合、ドライエッチングの除去量ばらつきが約２０％と大きいため、上記多結晶シリコンの凸部分の高さＴをあまり低くすることができなかった。具体的には、多結晶シリコンの凸部分の高さＴを０．１〜０．２μｍ程度にするのが精一杯であった。このため、ＳＯＩ基板１１の表面の平坦性が十分であるとはいえなかった。
【００２９】
これに対して、上記第１の実施例によれば、ＣＭＰ法（またはドライエッチング）によりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去した後、多結晶シリコン２０を酸化させることにより、図８に示すように、酸化した部分２１の最下面の位置がＳｉ_３Ｎ_４１６の上面より高い位置であってＳｉ_３Ｎ_４１６の上面にできる限り近接するように、酸化深さを制御した。この場合、酸化深さのばらつきは、上記ドライエッチングの除去量ばらつきに比べて大幅に小さいため、図９に示す、多結晶シリコン２０の部分２２の厚さ寸法Ｔが例えば０．０５μｍになるように、多結晶シリコン２０を酸化させることが用意に可能である。この結果、ＳＯＩ基板１１の表面の平坦性を十分に向上させることができる。
【００３０】
ところで、図６に示すように、溝１９内に多結晶シリコン２０を充填する場合、次のような問題点がある。即ち、溝１９内に多結晶シリコン２０を堆積して埋め込む場合、図１２に示すように、数回に分けて実行している。このため、堆積後の多結晶シリコン２０の表面が大気にさらされたときに、多結晶シリコン２０の表面に酸化層が形成される。この結果、溝１９内に埋め込まれた多結晶シリコン２０の内部に、ＳｉＯ_２のスリット２５が存在するようになる。
【００３１】
この状態のＳＯＩ基板１１をＣＭＰ処理することにより、ＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去した後、更に、ＨＦによりＳｉＯ_２膜１７を除去すると、図１３に示すような構成が得られる。この図１３に示す構成の場合、溝１９内に埋め込まれた多結晶シリコン２０の内部に、縦方向に延びるＳｉＯ_２のスリット２５が存在している。
【００３２】
ここで、上記縦方向のスリット２５が存在する多結晶シリコン２０のうちのＳｉ_３Ｎ_４膜１６の表面から上方へ突出した凸部分２６を、例えばドライエッチングすることにより、該凸部分２６の高さを低くする方法が考えられる。この場合、多結晶シリコン２０のエッチレート（除去速度）とスリット２５のエッチレート（除去速度）とがかなり異なるため、図１４に示すように、多結晶シリコン２０の上面部に、スリット２５部分が山となるようなうねり（凹凸）が発生するという不具合があった。
【００３３】
これに対して、上記第１の実施例においては、図８及び図９に示すように、多結晶シリコン２０を酸化した後、この酸化した部分（ＳｉＯ_２）とＳｉＯ_２膜１７とをＨＦにより一緒に除去するように構成した。このため、除去対象部材がＳｉＯ_２だけとなるから、上記図１４に示すような凹凸が発生しなくなり、多結晶シリコン２０の上面部の平坦性がより一層向上する。
【００３４】
次に、上記第１の実施例において、多結晶シリコン２０の上部の部分２２の厚み寸法Ｔ（図９参照）を、０よりも大きく（Ｔ＞０）している理由について説明する。ここで、上記Ｔが０に等しく（Ｔ＝０）、または、０より小さく（Ｔ＜０）なるように、多結晶シリコン２０を酸化したとする。すると、酸化した部分（ＳｉＯ_２）とＳｉＯ_２膜１７とをＨＦにより除去するときに、ＨＦが溝１９内にしみ込むことがあり、この場合には、図１５に示すように、しみ込んだＨＦにより溝１９の内壁部の酸化膜（ＳｉＯ_２膜）１５ａがエッチングされてしまい、空洞２７が生ずるという不具合があった。そこで、上記第１の実施例では、Ｔ＞０とすると共に、Ｔを０にできる限り近付けるように構成した。これにより、ＨＦのしみ込みを防止できると共に、平坦性を向上させることができる。
【００３５】
さて、図１６は本発明の第２の実施例を示すものであり、第１の実施例と異なるところを説明する。尚、第１の実施例の構成と同一部分には、同一符号を付している。上記第２の実施例では、図１に示す工程から図６に示す工程（溝１９内に多結晶シリコン２０を充填する工程）までは、第１の実施例と同じである。
【００３６】
この後、第２の実施例では、ＣＭＰ処理を行わずに、図１６に示すように、多結晶シリコン２０を酸化する。この場合、多結晶シリコン２０の酸化した部分２１の最下面の位置がＳｉ_３Ｎ_４１６の上面よりも若干高くなるように、即ち、酸化した部分２１の最下面の位置がＳｉ_３Ｎ_４１６の上面より高い位置であってＳｉ_３Ｎ_４１６の上面にできる限り近接するように、酸化深さを制御している。
【００３７】
ここで、上記多結晶シリコン２０の酸化深さの設定の方法について、具体的に説明する。まず、酸化により形成されたシリコン酸化膜（ＳｉＯ_２膜）の膜厚のうちの４４％の部分が、酸化前の多結晶シリコンの膜厚である。また、Ｓｉ_３Ｎ_４１６上のＳｉＯ_２膜１７の膜厚が０．５μｍであったとすると、Ｓｉ_３Ｎ_４１６の上面よりも上に位置する多結晶シリコン２０の膜厚も０．５μｍとなる。また、ＳｉＯ_２膜１７の上に堆積された多結晶シリコン２０の膜厚を１．０μｍとする。そして、多結晶シリコン２０の上部の部分２２の厚さ寸法Ｔ（図９参照）が、例えば０．０５μｍになるように酸化することを目標とする。この目標を達成するためには、次の式で求められる膜厚のシリコン酸化膜を形成するような条件で酸化すれば良い。
【００３８】
１００［％］／４４［％］×（０．５［μｍ］＋１．０［μｍ］−０．０５［μｍ］）＝３．３［μｍ］
即ち、シリコン酸化膜の膜厚が３．３μｍとなるように、多結晶シリコン２０を酸化すれば良い。
【００３９】
この後、上述した多結晶シリコン２０の酸化処理が完了したら、ＨＦ（ふっ酸）によるウエットエッチング処理により、酸化した多結晶シリコン２０とＳｉ_３Ｎ_４１６の上のＳｉＯ_２膜１７とを一緒に除去する。これにより、図９に示す構成とほぼ同じ構成を得ることができる。
【００４０】
さて、上記構成の場合、図６に示す多結晶シリコン２０の表面には、溝１９に対応して凹凸が存在する。この凹凸は、多結晶シリコン２０を酸化すると、その酸化量に応じて緩和される。この緩和される様子を、図１７（ａ）、（ｂ）、（ｃ）及び図１８（ａ）、（ｂ）に示す。従って、多結晶シリコン２０の酸化した部分２１の最下面、即ち、多結晶シリコン２０の上部の部分２２の上面は、ほぼ均一な高さで平坦な形状となる。
【００４１】
尚、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、第２の実施例によれば、ＣＭＰ法（またはドライエッチング）によりＳｉＯ_２膜１７上の余分な多結晶シリコン２０を除去する工程を省略することができるから、製造工程数を低減することができる。
【００４２】
また、上記各実施例においては、素子分離用の溝１９の幅が１〜２μｍ、溝１９の深さが１０μｍ程度で、Ｓｉ_３Ｎ_４１６上のＳｉＯ_２膜１７の膜厚が０．５μｍ程度の構成を製造する加工工程に適用することを想定している。これに対して、素子分離用の溝の幅を縮小することにより、埋め込み多結晶シリコンの膜厚の薄膜化及びＳｉ_３Ｎ_４１６上のＳｉＯ_２膜１７の薄膜化を行うと、除去する不要な多結晶シリコンの膜厚の薄膜化も進む。このような構成の場合には、上記した第２の実施例を適用すると、加工効率を大幅に向上させることができる。
【００４３】
尚、上記各実施例では、本発明をＳＯＩ基板の分離溝に適用する例について示したが、これに限られるものではなく、例えば単なるシリコン基板のトレンチキャパシタやトレンチアイソレーションに適用することも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すものであり、ＳＯＩ基板の断面図
【図２】ＳＯＩ基板に各種の膜を形成した状態を示す断面図
【図３】開口を形成した状態を示す断面図
【図４】分離用の溝を形成した状態を示す断面図
【図５】溝の内壁部に酸化膜を形成した状態を示す断面図
【図６】溝の内部に多結晶シリコンを充填した状態を示す断面図
【図７】ＣＭＰ法により不要な多結晶シリコンを除去した状態を示す断面図
【図８】多結晶シリコンを酸化した状態を示す断面図
【図９】ＳｉＯ_２膜及び酸化した多結晶シリコンを除去した状態を示す断面図
【図１０】ＣＭＰ処理後の多結晶シリコンの除去残りを示す断面図
【図１１】ドライエッチング処理後の多結晶シリコンの除去残りを示す断面図
【図１２】多結晶シリコンの内部にスリットが存在している様子を示す断面図
【図１３】ＳｉＯ_２膜を除去した後の多結晶シリコンの内部にスリットが存在している様子を示す断面図
【図１４】多結晶シリコンの上部にスリットに起因するうねりが発生した様子を示す断面図
【図１５】ＨＦのしみ込みにより溝の内壁部の酸化膜に空洞が生じた様子を示す断面図
【図１６】本発明の第２の実施例を示すもので、多結晶シリコンを酸化した状態を示す断面図
【図１７】シリコンの表面の凹凸が酸化により緩和される様子を示す断面図（その１）
【図１８】シリコンの表面の凹凸が酸化により緩和される様子を示す断面図（その２）
【図１９】従来構成のＳＯＩ基板を製造する工程を説明する断面図
【符号の説明】
１１はＳＯＩ基板（半導体基板）、１２は第１のシリコン基板、１３は第２のシリコン基板、１４は絶縁膜、１５はＳｉＯ_２膜、１６はＳｉ_３Ｎ_４膜（第１の層）、１７はＳｉＯ_２膜（第２の層）、１８は開口、１９は溝、２０は多結晶シリコン、２５はスリット、２７は空洞を示す。

Claims

半導体基板の主面上にシリコン窒化膜及びシリコン酸化膜を堆積する工程と、
前記半導体基板の主面の所定部位を露出する開口を前記シリコン窒化膜及び前記シリコン酸化膜に形成する工程と、
前記シリコン酸化膜をマスクとして前記半導体基板を前記開口を介してエッチングして溝を形成する工程と、
前記溝の内壁面に絶縁被膜を形成する工程と、
前記開口を介して前記溝内に多結晶シリコンを充填する工程と、
前記多結晶シリコンを酸化することにより、前記多結晶シリコンの酸化した部分の最下面の位置が前記シリコン窒化膜の上面よりも高くなるようにする工程と、
前記多結晶シリコンの酸化した部分と前記シリコン酸化膜を除去する工程とを備えて成る半導体装置の製造方法。
前記多結晶シリコンを酸化する工程において、前記多結晶シリコンの酸化した部分の最下面の位置を前記シリコン窒化膜の上面に近接するように構成したことを特徴とする請求項１記載の半導体装置の製造方法。
前記多結晶シリコンを充填する工程の後に、前記シリコン酸化膜の上面に堆積した前記多結晶シリコンを除去することにより、前記シリコン酸化膜を露出させる工程を備えたことを特徴とする請求項１または２記載の半導体装置の製造方法。
前記シリコン酸化膜を露出させる工程において、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）処理することにより前記多結晶シリコンを除去するように構成したことを特徴とする請求項３記載の半導体装置の製造方法。
前記シリコン酸化膜を露出させる工程において、ドライエッチング処理することにより前記多結晶シリコンを除去するように構成したことを特徴とする請求項３記載の半導体装置の製造方法。
前記多結晶シリコンの酸化した部分と前記シリコン酸化膜を除去する工程において、ＨＦ（ふっ酸）を用いた処理により前記多結晶シリコンの酸化した部分と前記シリコン酸化膜を除去するように構成したことを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１なし６のいずれかに記載の半導体装置の製造方法。