JP2000021975A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JP2000021975A JP2000021975A JP10190451A JP19045198A JP2000021975A JP 2000021975 A JP2000021975 A JP 2000021975A JP 10190451 A JP10190451 A JP 10190451A JP 19045198 A JP19045198 A JP 19045198A JP 2000021975 A JP2000021975 A JP 2000021975A
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Abstract
(57)【要約】
【課題】 素子間分離用の溝内に充填する充填材の上部
が基板の表面から突出することを極力防止して、基板の
表面の平坦性を向上させる。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板の主面上に第１の層１６及び第２の層１７を堆積
する工程と、半導体基板の主面の所定部位を露出する開
口１８を第１の層１６及び第２の層１７に形成する工程
と、第２の層１７をマスクとして半導体基板を開口１８
を介してエッチングして溝１９を形成する工程と、溝１
９の内壁面に絶縁被膜１５ａを形成する工程と、開口１
８を介して溝１９内に充填材２０を充填する工程と、充
填材２０を酸化することにより、充填材２０の酸化した
部分２１の最下面の位置が第１の層１６の上面よりも若
干高くなるようにする工程と、充填材２０の酸化した部
分２１と第２の層１７を除去する工程とを備えて構成さ
れている。
が基板の表面から突出することを極力防止して、基板の
表面の平坦性を向上させる。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板の主面上に第１の層１６及び第２の層１７を堆積
する工程と、半導体基板の主面の所定部位を露出する開
口１８を第１の層１６及び第２の層１７に形成する工程
と、第２の層１７をマスクとして半導体基板を開口１８
を介してエッチングして溝１９を形成する工程と、溝１
９の内壁面に絶縁被膜１５ａを形成する工程と、開口１
８を介して溝１９内に充填材２０を充填する工程と、充
填材２０を酸化することにより、充填材２０の酸化した
部分２１の最下面の位置が第１の層１６の上面よりも若
干高くなるようにする工程と、充填材２０の酸化した部
分２１と第２の層１７を除去する工程とを備えて構成さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板にトレ
ンチ分離溝を形成して素子間分離を行う半導体装置の製
造方法及びこの方法により製造された半導体装置に関す
る。
ンチ分離溝を形成して素子間分離を行う半導体装置の製
造方法及びこの方法により製造された半導体装置に関す
る。
【０００２】
【従来の技術】例えばＳＯＩ基板にトレンチ分離溝を形
成して素子間分離を行う半導体装置の製造方法の一例と
して、図１９に示す方法が知られている。この方法で
は、まず図１９（ａ）に示すように、シリコン基板１の
表面に絶縁膜２を形成し、このシリコン基板１に対し
て、図１９（ｂ）に示すように、他のシリコン基板３を
絶縁膜２を介して接合することにより、ＳＯＩ基板４を
形成している。そして、図１９（ｃ）に示すように、上
記ＳＯＩ基板４の一方の主面（図１９中上面）から絶縁
膜２に達するまでのトレンチ分離溝５を形成した後、熱
酸化等により分離溝５の内壁面を含むＳＯＩ基板４の表
面に絶縁被膜６を形成している。
成して素子間分離を行う半導体装置の製造方法の一例と
して、図１９に示す方法が知られている。この方法で
は、まず図１９（ａ）に示すように、シリコン基板１の
表面に絶縁膜２を形成し、このシリコン基板１に対し
て、図１９（ｂ）に示すように、他のシリコン基板３を
絶縁膜２を介して接合することにより、ＳＯＩ基板４を
形成している。そして、図１９（ｃ）に示すように、上
記ＳＯＩ基板４の一方の主面（図１９中上面）から絶縁
膜２に達するまでのトレンチ分離溝５を形成した後、熱
酸化等により分離溝５の内壁面を含むＳＯＩ基板４の表
面に絶縁被膜６を形成している。
【０００３】続いて、図１９（ｄ）に示すように、充填
材としての多結晶シリコン７を分離溝５内に埋め込んで
いる。更に、図１９（ｅ）に示すように、不要な多結晶
シリコン７をドライエッチングで除去した後、図１９
（ｆ）に示すように、表面の絶縁被膜６を除去してい
る。これにより、各素子領域８が基板１から電気的に分
離されると共に、各素子領域８間が電気的に分離される
構成となっている。
材としての多結晶シリコン７を分離溝５内に埋め込んで
いる。更に、図１９（ｅ）に示すように、不要な多結晶
シリコン７をドライエッチングで除去した後、図１９
（ｆ）に示すように、表面の絶縁被膜６を除去してい
る。これにより、各素子領域８が基板１から電気的に分
離されると共に、各素子領域８間が電気的に分離される
構成となっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来構成では、分離溝５内に充填された多結晶シリコン７
の上部７ａがＳＯＩ基板４の表面から上方へ向けてかな
り突出した（具体的には、０．７〜０．８μｍ程度突出
した）構成となる。このため、基板４の表面に段差が生
じて平坦性が悪くなり、後の工程で形成する多結晶シリ
コン配線やＡｌ配線に切断が起こったり、ショートが発
生したりするという問題点があった。
来構成では、分離溝５内に充填された多結晶シリコン７
の上部７ａがＳＯＩ基板４の表面から上方へ向けてかな
り突出した（具体的には、０．７〜０．８μｍ程度突出
した）構成となる。このため、基板４の表面に段差が生
じて平坦性が悪くなり、後の工程で形成する多結晶シリ
コン配線やＡｌ配線に切断が起こったり、ショートが発
生したりするという問題点があった。
【０００５】そこで、本発明の目的は、素子間分離用の
溝内に充填する充填材の上部が基板の表面から突出する
ことを極力防止し得て、基板の表面の平坦性を向上させ
ることができる半導体装置の製造方法及び半導体装置を
提供することにある。
溝内に充填する充填材の上部が基板の表面から突出する
ことを極力防止し得て、基板の表面の平坦性を向上させ
ることができる半導体装置の製造方法及び半導体装置を
提供することにある。
【０００６】
【課題を解決するための手段】請求項１の発明によれ
ば、素子間分離用の溝内に充填材を充填した後、充填材
を酸化することにより、充填材の酸化した部分の最下面
の位置が第１の層の上面よりも若干高くなるようにし、
そして、充填材の酸化した部分と第２の層を除去した。
この構成によれば、溝内に充填された充填材の上部は、
基板の表面である第１の層の上面から若干突出する構成
となるから、基板の表面の平坦性を大幅に向上させるこ
とができる。特に、この構成の場合、充填材の酸化した
部分の最下面の位置を決めるときの制御は、充填材を酸
化させる量を制御するだけであるから、かなり高精度に
制御可能である。
ば、素子間分離用の溝内に充填材を充填した後、充填材
を酸化することにより、充填材の酸化した部分の最下面
の位置が第１の層の上面よりも若干高くなるようにし、
そして、充填材の酸化した部分と第２の層を除去した。
この構成によれば、溝内に充填された充填材の上部は、
基板の表面である第１の層の上面から若干突出する構成
となるから、基板の表面の平坦性を大幅に向上させるこ
とができる。特に、この構成の場合、充填材の酸化した
部分の最下面の位置を決めるときの制御は、充填材を酸
化させる量を制御するだけであるから、かなり高精度に
制御可能である。
【０００７】請求項２の発明によれば、充填材を酸化す
る工程において、充填材の酸化した部分の最下面の位置
を第１の層の上面に可能な限り近接するように構成した
ので、基板の表面の平坦性をより一層向上させることが
できる。
る工程において、充填材の酸化した部分の最下面の位置
を第１の層の上面に可能な限り近接するように構成した
ので、基板の表面の平坦性をより一層向上させることが
できる。
【０００８】請求項３の発明においては、充填材を充填
する工程の後に、第２の層の上面に堆積した充填材を除
去することにより、第２の層を露出させるように構成し
た。この構成の場合、この後、実行する充填材の酸化工
程において、酸化量を少なくすることができると共に、
充填材の酸化した部分の最下面の平坦性、即ち、充填材
の上面の平坦性をより一層向上させることができる。
する工程の後に、第２の層の上面に堆積した充填材を除
去することにより、第２の層を露出させるように構成し
た。この構成の場合、この後、実行する充填材の酸化工
程において、酸化量を少なくすることができると共に、
充填材の酸化した部分の最下面の平坦性、即ち、充填材
の上面の平坦性をより一層向上させることができる。
【０００９】更に、請求項４の発明によれば、第２の層
を露出させる工程において、ＣＭＰ処理することにより
充填材を除去するように構成したので、第２の層の表面
に充填材が凸状部となって残ることを極力防止できる。
また、請求項５の発明によれば、第２の層を露出させる
工程において、ドライエッチング処理することにより充
填材を除去するように構成したので、第２の層の表面に
存在する凹部に充填材が残ることを極力防止できる。
を露出させる工程において、ＣＭＰ処理することにより
充填材を除去するように構成したので、第２の層の表面
に充填材が凸状部となって残ることを極力防止できる。
また、請求項５の発明によれば、第２の層を露出させる
工程において、ドライエッチング処理することにより充
填材を除去するように構成したので、第２の層の表面に
存在する凹部に充填材が残ることを極力防止できる。
【００１０】請求項６の発明によれば、ＨＦを用いた処
理により充填材の酸化した部分と第２の層を除去するよ
うに構成したので、充填材の酸化した部分と第２の層を
簡単に且つ十分に除去することができる。そして、請求
項７の発明のように、半導体基板をＳＯＩ基板で構成
し、請求項８の発明のように、第１の層をシリコン窒化
膜で構成し、請求項９の発明のように、第２の層をシリ
コン酸化膜で構成し、また、請求項９の発明のように、
充填材を多結晶シリコンで構成することが好ましい。
理により充填材の酸化した部分と第２の層を除去するよ
うに構成したので、充填材の酸化した部分と第２の層を
簡単に且つ十分に除去することができる。そして、請求
項７の発明のように、半導体基板をＳＯＩ基板で構成
し、請求項８の発明のように、第１の層をシリコン窒化
膜で構成し、請求項９の発明のように、第２の層をシリ
コン酸化膜で構成し、また、請求項９の発明のように、
充填材を多結晶シリコンで構成することが好ましい。
【００１１】
【発明の実施の形態】以下、本発明の第１の実施例につ
いて、図１ないし図１０を参照しながら説明する。ま
ず、半導体基板として、例えば、図１に示すような構成
のＳＯＩ基板１１を用意する。このＳＯＩ基板１１は、
第１のシリコン基板１２と、第２のシリコン基板１３
と、これら２つのシリコン基板１２、１３間に介在され
た絶縁膜１４とから構成されている。
いて、図１ないし図１０を参照しながら説明する。ま
ず、半導体基板として、例えば、図１に示すような構成
のＳＯＩ基板１１を用意する。このＳＯＩ基板１１は、
第１のシリコン基板１２と、第２のシリコン基板１３
と、これら２つのシリコン基板１２、１３間に介在され
た絶縁膜１４とから構成されている。
【００１２】ここで、上記ＳＯＩ基板１１を形成する方
法について簡単に説明する。まず、第１の単結晶シリコ
ン基板１２の一方の主面に鏡面研磨を施した後、熱酸化
を施すことにより所定の膜厚の例えばＳｉＯ２からなる
絶縁膜１４を形成する。続いて、上記第１のシリコン基
板１２の表面の絶縁膜１４側に、鏡面研磨された主面を
有する第２の単結晶シリコン基板１３を十分に清浄な雰
囲気下で密着させて加熱することにより、２つのシリコ
ン基板１２、１３を、絶縁膜１４を挟むようにして一体
に接合する。これにより、ＳＯＩ基板１１が作製され
る。
法について簡単に説明する。まず、第１の単結晶シリコ
ン基板１２の一方の主面に鏡面研磨を施した後、熱酸化
を施すことにより所定の膜厚の例えばＳｉＯ２からなる
絶縁膜１４を形成する。続いて、上記第１のシリコン基
板１２の表面の絶縁膜１４側に、鏡面研磨された主面を
有する第２の単結晶シリコン基板１３を十分に清浄な雰
囲気下で密着させて加熱することにより、２つのシリコ
ン基板１２、１３を、絶縁膜１４を挟むようにして一体
に接合する。これにより、ＳＯＩ基板１１が作製され
る。
【００１３】次に、上記ＳＯＩ基板１１の第２のシリコ
ン基板１３の表面に、熱酸化により例えば４０〜５０ｎ
ｍ程度の膜厚のＳｉＯ２膜１５を形成する。そして、こ
のＳｉＯ２膜１５の表面に、例えばＣＶＤ法等により１
００〜２００ｎｍ程度の膜厚のＳｉ３Ｎ４膜１６とＳｉ
Ｏ２膜１７を順次堆積して形成する。これにより、図２
に示すような構成が得られる。この構成の場合、Ｓｉ３
Ｎ４膜１６が第１の層を構成し、ＳｉＯ２膜１７が第２
の層を構成している。
ン基板１３の表面に、熱酸化により例えば４０〜５０ｎ
ｍ程度の膜厚のＳｉＯ２膜１５を形成する。そして、こ
のＳｉＯ２膜１５の表面に、例えばＣＶＤ法等により１
００〜２００ｎｍ程度の膜厚のＳｉ３Ｎ４膜１６とＳｉ
Ｏ２膜１７を順次堆積して形成する。これにより、図２
に示すような構成が得られる。この構成の場合、Ｓｉ３
Ｎ４膜１６が第１の層を構成し、ＳｉＯ２膜１７が第２
の層を構成している。
【００１４】続いて、上記３つのＳｉＯ２膜１７、Ｓｉ
３Ｎ４膜１６及びＳｉＯ２膜１５に対して例えばフォト
エッチングを施すことにより、図３に示すような開口１
８を形成する。ここで、上記開口１８を形成する処理に
ついて、簡単に説明する。この場合、まず、ＳｉＯ２膜
１７の表面にレジスト（図示しない）を堆積した後、公
知のフォトリソグラフィ処理とエッチングガスとしてＣ
Ｆ４、ＣＨＦ３系ガスを用いたＲ．Ｉ．Ｅ処理を施す。
これにより、ＳｉＯ２膜１７の表面のレジストをマスク
として、ＳｉＯ２膜１７、Ｓｉ３Ｎ４膜１６及びＳｉＯ
２膜１５が第１のシリコン基板１３の表面に達するまで
選択的にエッチングされて、開口１８が形成される。
尚、図３はレジスト剥離後の状態を示している。
３Ｎ４膜１６及びＳｉＯ２膜１５に対して例えばフォト
エッチングを施すことにより、図３に示すような開口１
８を形成する。ここで、上記開口１８を形成する処理に
ついて、簡単に説明する。この場合、まず、ＳｉＯ２膜
１７の表面にレジスト（図示しない）を堆積した後、公
知のフォトリソグラフィ処理とエッチングガスとしてＣ
Ｆ４、ＣＨＦ３系ガスを用いたＲ．Ｉ．Ｅ処理を施す。
これにより、ＳｉＯ２膜１７の表面のレジストをマスク
として、ＳｉＯ２膜１７、Ｓｉ３Ｎ４膜１６及びＳｉＯ
２膜１５が第１のシリコン基板１３の表面に達するまで
選択的にエッチングされて、開口１８が形成される。
尚、図３はレジスト剥離後の状態を示している。
【００１５】そして、ＳｉＯ２膜１７（並びにＳｉ３Ｎ
４膜１６及びＳｉＯ２膜１５）をマスクとして、第１の
シリコン基板１３に対する選択的なエッチングをＳＯＩ
基板１１内部の絶縁膜１４に達するまで実行する。これ
により、ＳＯＩ基板１１内部にトレンチ分離用の溝１９
が形成される。上記エッチング処理としては、例えばエ
ッチングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処
理が実行される。また、この場合、ＳｉＯ２膜１７とシ
リコン基板１３とのエッチング選択比により良好に溝１
９が絶縁膜１４に達するように、前工程におけるＳｉＯ
２膜１７の堆積厚が決定されるように構成されている。
４膜１６及びＳｉＯ２膜１５）をマスクとして、第１の
シリコン基板１３に対する選択的なエッチングをＳＯＩ
基板１１内部の絶縁膜１４に達するまで実行する。これ
により、ＳＯＩ基板１１内部にトレンチ分離用の溝１９
が形成される。上記エッチング処理としては、例えばエ
ッチングガスとしてＨＢｒ系ガスを用いたＲ．Ｉ．Ｅ処
理が実行される。また、この場合、ＳｉＯ２膜１７とシ
リコン基板１３とのエッチング選択比により良好に溝１
９が絶縁膜１４に達するように、前工程におけるＳｉＯ
２膜１７の堆積厚が決定されるように構成されている。
【００１６】続いて、図４に示す状態で、酸化及びＨＦ
（ふっ酸）によるエッチングを数回行うことにより、溝
１９の内壁面を酸化し（即ち、内壁面ＳｉＯ２膜１５ａ
を形成し）、図５に示す構成を得る。この構成の場合、
図５に示すように、Ｓｉ３Ｎ４膜１６の開口部の開口幅
をＡとし、ＳｉＯ２膜１７の開口部の開口幅をＢとした
ときに、Ａ＜Ｂの関係が成り立つように、上記した酸化
及びＨＦによるエッチングが実行されるように構成され
ている。
（ふっ酸）によるエッチングを数回行うことにより、溝
１９の内壁面を酸化し（即ち、内壁面ＳｉＯ２膜１５ａ
を形成し）、図５に示す構成を得る。この構成の場合、
図５に示すように、Ｓｉ３Ｎ４膜１６の開口部の開口幅
をＡとし、ＳｉＯ２膜１７の開口部の開口幅をＢとした
ときに、Ａ＜Ｂの関係が成り立つように、上記した酸化
及びＨＦによるエッチングが実行されるように構成され
ている。
【００１７】次に、ＳｉＯ２膜１７の表面に例えばＬＰ
−ＣＶＤ法により多結晶シリコン２０を堆積することに
より、溝１９（及び開口１８）内に上記多結晶シリコン
２０を充填し、溝１９（及び開口１８）内を多結晶シリ
コン２０で完全に埋める。これにより、図６に示す構成
を得る。この場合、多結晶シリコン２０が充填材を構成
している。続いて、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、
ＳｉＯ２膜１７上の余分な多結晶シリコン２０を除去
し、図７に示す構成を得る。
−ＣＶＤ法により多結晶シリコン２０を堆積することに
より、溝１９（及び開口１８）内に上記多結晶シリコン
２０を充填し、溝１９（及び開口１８）内を多結晶シリ
コン２０で完全に埋める。これにより、図６に示す構成
を得る。この場合、多結晶シリコン２０が充填材を構成
している。続いて、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、
ＳｉＯ２膜１７上の余分な多結晶シリコン２０を除去
し、図７に示す構成を得る。
【００１８】更に、図７に示す状態で、ＳｉＯ２膜１７
の開口１８内に充填されている多結晶シリコン２０を酸
化させる処理を実行する。この場合、図８に示すよう
に、多結晶シリコン２０の酸化した部分２１の最下面の
位置がＳｉ３Ｎ４１６の上面よりも若干高くなるよう
に、即ち、酸化した部分２１の最下面の位置がＳｉ３Ｎ
４１６の上面より高い位置であってＳｉ３Ｎ４１６の上
面にできる限り近接するように、酸化深さを制御してい
る。このように酸化深さを設定する理由は、図９に示す
ように、多結晶シリコン２０のうちのＳｉ３Ｎ４１６の
上面よりも上の部分２２の厚さ寸法Ｔが、０よりも大き
く（Ｔ＞０）、しかも、できる限り０に近付くようにす
る（Ｔ→０）ためである。
の開口１８内に充填されている多結晶シリコン２０を酸
化させる処理を実行する。この場合、図８に示すよう
に、多結晶シリコン２０の酸化した部分２１の最下面の
位置がＳｉ３Ｎ４１６の上面よりも若干高くなるよう
に、即ち、酸化した部分２１の最下面の位置がＳｉ３Ｎ
４１６の上面より高い位置であってＳｉ３Ｎ４１６の上
面にできる限り近接するように、酸化深さを制御してい
る。このように酸化深さを設定する理由は、図９に示す
ように、多結晶シリコン２０のうちのＳｉ３Ｎ４１６の
上面よりも上の部分２２の厚さ寸法Ｔが、０よりも大き
く（Ｔ＞０）、しかも、できる限り０に近付くようにす
る（Ｔ→０）ためである。
【００１９】ここで、上記多結晶シリコン２０の酸化深
さの設定の方法について、具体的に説明する。まず、酸
化により形成されたシリコン酸化膜（ＳｉＯ２膜）の膜
厚のうちの４４％の部分が、酸化前の多結晶シリコンの
膜厚である。また、Ｓｉ３Ｎ４１６上のＳｉＯ２膜１７
の膜厚が０．５μｍであったとすると、Ｓｉ３Ｎ４１６
の上面よりも上に位置する多結晶シリコン２０の膜厚も
０．５μｍとなる。そして、図９に示す、多結晶シリコ
ン２０の部分２２の厚さ寸法Ｔが、例えば０．０５μｍ
になるように酸化することを目標とする。この目標を達
成するためには、次の式で求められる膜厚のシリコン酸
化膜を形成するような条件で酸化すれば良い。
さの設定の方法について、具体的に説明する。まず、酸
化により形成されたシリコン酸化膜（ＳｉＯ２膜）の膜
厚のうちの４４％の部分が、酸化前の多結晶シリコンの
膜厚である。また、Ｓｉ３Ｎ４１６上のＳｉＯ２膜１７
の膜厚が０．５μｍであったとすると、Ｓｉ３Ｎ４１６
の上面よりも上に位置する多結晶シリコン２０の膜厚も
０．５μｍとなる。そして、図９に示す、多結晶シリコ
ン２０の部分２２の厚さ寸法Ｔが、例えば０．０５μｍ
になるように酸化することを目標とする。この目標を達
成するためには、次の式で求められる膜厚のシリコン酸
化膜を形成するような条件で酸化すれば良い。
【００２０】１００［％］／４４［％］×（０．５［μ
ｍ］−０．０５［μｍ］）＝１．０［μｍ］ 即ち、シリコン酸化膜の膜厚が１．０μｍとなるよう
に、多結晶シリコン２０を酸化すれば良い。
ｍ］−０．０５［μｍ］）＝１．０［μｍ］ 即ち、シリコン酸化膜の膜厚が１．０μｍとなるよう
に、多結晶シリコン２０を酸化すれば良い。
【００２１】この後、上述した多結晶シリコン２０の酸
化処理が完了したら、ＨＦ（ふっ酸）によるウエットエ
ッチング処理により、酸化した多結晶シリコン２１とＳ
ｉ３Ｎ４１６の上のＳｉＯ２膜１７とを除去する。この
とき、Ｓｉ３Ｎ４１６と、酸化されなかった多結晶シリ
コン２０の部分２２とがエッチングストッパとして作用
することから、ＳｉＯ２膜１５及び絶縁膜１４がエッチ
ングされることがないようになっている。これにより、
図９に示す構成が得られる。この構成の場合、多結晶シ
リコン２０のうちのＳｉ３Ｎ４１６の上面よりも上の部
分２２の厚さ寸法Ｔが、Ｔ＞０であると共に、Ｔ→０と
なる。具体的には、上述したように、シリコン酸化膜の
膜厚が１．０μｍとなるように、多結晶シリコン２０を
酸化した場合には、Ｔ＝０．０５μｍとなる。
化処理が完了したら、ＨＦ（ふっ酸）によるウエットエ
ッチング処理により、酸化した多結晶シリコン２１とＳ
ｉ３Ｎ４１６の上のＳｉＯ２膜１７とを除去する。この
とき、Ｓｉ３Ｎ４１６と、酸化されなかった多結晶シリ
コン２０の部分２２とがエッチングストッパとして作用
することから、ＳｉＯ２膜１５及び絶縁膜１４がエッチ
ングされることがないようになっている。これにより、
図９に示す構成が得られる。この構成の場合、多結晶シ
リコン２０のうちのＳｉ３Ｎ４１６の上面よりも上の部
分２２の厚さ寸法Ｔが、Ｔ＞０であると共に、Ｔ→０と
なる。具体的には、上述したように、シリコン酸化膜の
膜厚が１．０μｍとなるように、多結晶シリコン２０を
酸化した場合には、Ｔ＝０．０５μｍとなる。
【００２２】この結果、素子間分離用の溝１９内に充填
する多結晶シリコン２０の上部の部分２２がＳＯＩ基板
１１の表面から突出することを極力防止することができ
る。これにより、従来構成（図１９（ｆ）参照）に比べ
て、ＳＯＩ基板１１の表面の平坦性を大幅に向上させる
ことができる。従って、後の工程で形成する多結晶シリ
コン配線やＡｌ配線に切断が起こったり、ショートが発
生したりすることを極力防止することができる。
する多結晶シリコン２０の上部の部分２２がＳＯＩ基板
１１の表面から突出することを極力防止することができ
る。これにより、従来構成（図１９（ｆ）参照）に比べ
て、ＳＯＩ基板１１の表面の平坦性を大幅に向上させる
ことができる。従って、後の工程で形成する多結晶シリ
コン配線やＡｌ配線に切断が起こったり、ショートが発
生したりすることを極力防止することができる。
【００２３】尚、前述したＣＭＰ法により、ＳｉＯ２膜
１７上の余分な多結晶シリコン２０を除去して、図７に
示す構成を得る工程においては、図１０に示すように、
多結晶シリコンの除去残り２３が発生するという事情が
ある。この除去残り２３が発生する理由は、ＳｉＯ２膜
１７の上面に凹部１７ａが存在すると共に、この凹部１
７ａの中に多結晶シリコン２０が埋め込まれ、更に、Ｃ
ＭＰ法では上記凹部１７ａ内の多結晶シリコン２０（即
ち、除去残り２３）を除去できないためである。そし
て、上記除去残り２３が存在すると、ＨＦによりＳｉＯ
２膜１７を除去するときに、上記除去残り２３がマスク
となってしまい、その下のＳｉＯ２が残ってしまうとい
う不具合が発生する。
１７上の余分な多結晶シリコン２０を除去して、図７に
示す構成を得る工程においては、図１０に示すように、
多結晶シリコンの除去残り２３が発生するという事情が
ある。この除去残り２３が発生する理由は、ＳｉＯ２膜
１７の上面に凹部１７ａが存在すると共に、この凹部１
７ａの中に多結晶シリコン２０が埋め込まれ、更に、Ｃ
ＭＰ法では上記凹部１７ａ内の多結晶シリコン２０（即
ち、除去残り２３）を除去できないためである。そし
て、上記除去残り２３が存在すると、ＨＦによりＳｉＯ
２膜１７を除去するときに、上記除去残り２３がマスク
となってしまい、その下のＳｉＯ２が残ってしまうとい
う不具合が発生する。
【００２４】これに対して、上記実施例によれば、ＣＭ
Ｐ法によりＳｉＯ２膜１７上の余分な多結晶シリコン２
０を除去したときに、多結晶シリコン２０の除去残り２
３が発生したとしても、図８に示すように、多結晶シリ
コン２０を酸化するときに、上記除去残り２３を酸化す
ることができる。この結果、次の工程（図９参照）にお
いて、ＨＦによって、酸化した多結晶シリコン２１とＳ
ｉ３Ｎ４１６の上のＳｉＯ２膜１７とを除去するとき
に、上述されたように酸化された多結晶シリコンの除去
残り２３を除去することができる。
Ｐ法によりＳｉＯ２膜１７上の余分な多結晶シリコン２
０を除去したときに、多結晶シリコン２０の除去残り２
３が発生したとしても、図８に示すように、多結晶シリ
コン２０を酸化するときに、上記除去残り２３を酸化す
ることができる。この結果、次の工程（図９参照）にお
いて、ＨＦによって、酸化した多結晶シリコン２１とＳ
ｉ３Ｎ４１６の上のＳｉＯ２膜１７とを除去するとき
に、上述されたように酸化された多結晶シリコンの除去
残り２３を除去することができる。
【００２５】また、上記実施例では、ＣＭＰ法によりＳ
ｉＯ２膜１７上の余分な多結晶シリコン２０を除去する
ように構成したが、これに代えて、例えばドライエッチ
ングによりＳｉＯ２膜１７上の余分な多結晶シリコン２
０を除去するように構成しても良い。尚、この構成の場
合には、図１１に示すように、ドライエッチングした
後、ＳｉＯ２膜１７の表面に凸部状をなす多結晶シリコ
ンの除去残り２４が発生することが多い。これは、ドラ
イエッチングの除去量ばらつきが約２０％と大きいため
である。
ｉＯ２膜１７上の余分な多結晶シリコン２０を除去する
ように構成したが、これに代えて、例えばドライエッチ
ングによりＳｉＯ２膜１７上の余分な多結晶シリコン２
０を除去するように構成しても良い。尚、この構成の場
合には、図１１に示すように、ドライエッチングした
後、ＳｉＯ２膜１７の表面に凸部状をなす多結晶シリコ
ンの除去残り２４が発生することが多い。これは、ドラ
イエッチングの除去量ばらつきが約２０％と大きいため
である。
【００２６】これに対して、上記構成の場合、ドライエ
ッチングを行った後、多結晶シリコン２０を酸化すると
きに（図８参照）、上記多結晶シリコン２０の除去残り
２４を酸化することができる。この結果、次の工程（図
９参照）において、ＨＦによって、酸化した多結晶シリ
コン２１とＳｉ３Ｎ４１６の上のＳｉＯ２膜１７とを除
去するときに、上記したように酸化された多結晶シリコ
ンの除去残り２４を除去することができる。
ッチングを行った後、多結晶シリコン２０を酸化すると
きに（図８参照）、上記多結晶シリコン２０の除去残り
２４を酸化することができる。この結果、次の工程（図
９参照）において、ＨＦによって、酸化した多結晶シリ
コン２１とＳｉ３Ｎ４１６の上のＳｉＯ２膜１７とを除
去するときに、上記したように酸化された多結晶シリコ
ンの除去残り２４を除去することができる。
【００２７】尚、上記ドライエッチングによりＳｉＯ２
膜１７上の余分な多結晶シリコン２０を除去する方法
と、前記ＣＭＰ法によりＳｉＯ２膜１７上の余分な多結
晶シリコン２０を除去する方法を比較したところ、ＣＭ
Ｐ法により発生する除去残り２３の方が、ドライエッチ
ングにより発生する除去残り２４よりも量が少ないこと
がわかった。従って、ＣＭＰ法を用いる方法の方が好ま
しいといえる。
膜１７上の余分な多結晶シリコン２０を除去する方法
と、前記ＣＭＰ法によりＳｉＯ２膜１７上の余分な多結
晶シリコン２０を除去する方法を比較したところ、ＣＭ
Ｐ法により発生する除去残り２３の方が、ドライエッチ
ングにより発生する除去残り２４よりも量が少ないこと
がわかった。従って、ＣＭＰ法を用いる方法の方が好ま
しいといえる。
【００２８】一方、ＣＭＰ法（またはドライエッチン
グ）によりＳｉＯ２膜１７上の余分な多結晶シリコン２
０を除去した後、ＨＦによりＳｉＯ２膜１７を除去し、
そして、多結晶シリコン４０のうちのＳｉ３Ｎ４膜１６
の表面から上方へ突出した凸部分を、ドライエッチング
することにより、その高さ（図９のＴに相当する高さ）
を低くする方法を、本発明者は考えた。しかし、この方
法の場合、ドライエッチングの除去量ばらつきが約２０
％と大きいため、上記多結晶シリコンの凸部分の高さＴ
をあまり低くすることができなかった。具体的には、多
結晶シリコンの凸部分の高さＴを０．１〜０．２μｍ程
度にするのが精一杯であった。このため、ＳＯＩ基板１
１の表面の平坦性が十分であるとはいえなかった。
グ）によりＳｉＯ２膜１７上の余分な多結晶シリコン２
０を除去した後、ＨＦによりＳｉＯ２膜１７を除去し、
そして、多結晶シリコン４０のうちのＳｉ３Ｎ４膜１６
の表面から上方へ突出した凸部分を、ドライエッチング
することにより、その高さ（図９のＴに相当する高さ）
を低くする方法を、本発明者は考えた。しかし、この方
法の場合、ドライエッチングの除去量ばらつきが約２０
％と大きいため、上記多結晶シリコンの凸部分の高さＴ
をあまり低くすることができなかった。具体的には、多
結晶シリコンの凸部分の高さＴを０．１〜０．２μｍ程
度にするのが精一杯であった。このため、ＳＯＩ基板１
１の表面の平坦性が十分であるとはいえなかった。
【００２９】これに対して、上記第１の実施例によれ
ば、ＣＭＰ法（またはドライエッチング）によりＳｉＯ
２膜１７上の余分な多結晶シリコン２０を除去した後、
多結晶シリコン２０を酸化させることにより、図８に示
すように、酸化した部分２１の最下面の位置がＳｉ３Ｎ
４１６の上面より高い位置であってＳｉ３Ｎ４１６の上
面にできる限り近接するように、酸化深さを制御した。
この場合、酸化深さのばらつきは、上記ドライエッチン
グの除去量ばらつきに比べて大幅に小さいため、図９に
示す、多結晶シリコン２０の部分２２の厚さ寸法Ｔが例
えば０．０５μｍになるように、多結晶シリコン２０を
酸化させることが用意に可能である。この結果、ＳＯＩ
基板１１の表面の平坦性を十分に向上させることができ
る。
ば、ＣＭＰ法（またはドライエッチング）によりＳｉＯ
２膜１７上の余分な多結晶シリコン２０を除去した後、
多結晶シリコン２０を酸化させることにより、図８に示
すように、酸化した部分２１の最下面の位置がＳｉ３Ｎ
４１６の上面より高い位置であってＳｉ３Ｎ４１６の上
面にできる限り近接するように、酸化深さを制御した。
この場合、酸化深さのばらつきは、上記ドライエッチン
グの除去量ばらつきに比べて大幅に小さいため、図９に
示す、多結晶シリコン２０の部分２２の厚さ寸法Ｔが例
えば０．０５μｍになるように、多結晶シリコン２０を
酸化させることが用意に可能である。この結果、ＳＯＩ
基板１１の表面の平坦性を十分に向上させることができ
る。
【００３０】ところで、図６に示すように、溝１９内に
多結晶シリコン２０を充填する場合、次のような問題点
がある。即ち、溝１９内に多結晶シリコン２０を堆積し
て埋め込む場合、図１２に示すように、数回に分けて実
行している。このため、堆積後の多結晶シリコン２０の
表面が大気にさらされたときに、多結晶シリコン２０の
表面に酸化層が形成される。この結果、溝１９内に埋め
込まれた多結晶シリコン２０の内部に、ＳｉＯ２のスリ
ット２５が存在するようになる。
多結晶シリコン２０を充填する場合、次のような問題点
がある。即ち、溝１９内に多結晶シリコン２０を堆積し
て埋め込む場合、図１２に示すように、数回に分けて実
行している。このため、堆積後の多結晶シリコン２０の
表面が大気にさらされたときに、多結晶シリコン２０の
表面に酸化層が形成される。この結果、溝１９内に埋め
込まれた多結晶シリコン２０の内部に、ＳｉＯ２のスリ
ット２５が存在するようになる。
【００３１】この状態のＳＯＩ基板１１をＣＭＰ処理す
ることにより、ＳｉＯ２膜１７上の余分な多結晶シリコ
ン２０を除去した後、更に、ＨＦによりＳｉＯ２膜１７
を除去すると、図１３に示すような構成が得られる。こ
の図１３に示す構成の場合、溝１９内に埋め込まれた多
結晶シリコン２０の内部に、縦方向に延びるＳｉＯ２の
スリット２５が存在している。
ることにより、ＳｉＯ２膜１７上の余分な多結晶シリコ
ン２０を除去した後、更に、ＨＦによりＳｉＯ２膜１７
を除去すると、図１３に示すような構成が得られる。こ
の図１３に示す構成の場合、溝１９内に埋め込まれた多
結晶シリコン２０の内部に、縦方向に延びるＳｉＯ２の
スリット２５が存在している。
【００３２】ここで、上記縦方向のスリット２５が存在
する多結晶シリコン２０のうちのＳｉ３Ｎ４膜１６の表
面から上方へ突出した凸部分２６を、例えばドライエッ
チングすることにより、該凸部分２６の高さを低くする
方法が考えられる。この場合、多結晶シリコン２０のエ
ッチレート（除去速度）とスリット２５のエッチレート
（除去速度）とがかなり異なるため、図１４に示すよう
に、多結晶シリコン２０の上面部に、スリット２５部分
が山となるようなうねり（凹凸）が発生するという不具
合があった。
する多結晶シリコン２０のうちのＳｉ３Ｎ４膜１６の表
面から上方へ突出した凸部分２６を、例えばドライエッ
チングすることにより、該凸部分２６の高さを低くする
方法が考えられる。この場合、多結晶シリコン２０のエ
ッチレート（除去速度）とスリット２５のエッチレート
（除去速度）とがかなり異なるため、図１４に示すよう
に、多結晶シリコン２０の上面部に、スリット２５部分
が山となるようなうねり（凹凸）が発生するという不具
合があった。
【００３３】これに対して、上記第１の実施例において
は、図８及び図９に示すように、多結晶シリコン２０を
酸化した後、この酸化した部分（ＳｉＯ２）とＳｉＯ２
膜１７とをＨＦにより一緒に除去するように構成した。
このため、除去対象部材がＳｉＯ２だけとなるから、上
記図１４に示すような凹凸が発生しなくなり、多結晶シ
リコン２０の上面部の平坦性がより一層向上する。
は、図８及び図９に示すように、多結晶シリコン２０を
酸化した後、この酸化した部分（ＳｉＯ２）とＳｉＯ２
膜１７とをＨＦにより一緒に除去するように構成した。
このため、除去対象部材がＳｉＯ２だけとなるから、上
記図１４に示すような凹凸が発生しなくなり、多結晶シ
リコン２０の上面部の平坦性がより一層向上する。
【００３４】次に、上記第１の実施例において、多結晶
シリコン２０の上部の部分２２の厚み寸法Ｔ（図９参
照）を、０よりも大きく（Ｔ＞０）している理由につい
て説明する。ここで、上記Ｔが０に等しく（Ｔ＝０）、
または、０より小さく（Ｔ＜０）なるように、多結晶シ
リコン２０を酸化したとする。すると、酸化した部分
（ＳｉＯ２）とＳｉＯ２膜１７とをＨＦにより除去する
ときに、ＨＦが溝１９内にしみ込むことがあり、この場
合には、図１５に示すように、しみ込んだＨＦにより溝
１９の内壁部の酸化膜（ＳｉＯ２膜）１５ａがエッチン
グされてしまい、空洞２７が生ずるという不具合があっ
た。そこで、上記第１の実施例では、Ｔ＞０とすると共
に、Ｔを０にできる限り近付けるように構成した。これ
により、ＨＦのしみ込みを防止できると共に、平坦性を
向上させることができる。
シリコン２０の上部の部分２２の厚み寸法Ｔ（図９参
照）を、０よりも大きく（Ｔ＞０）している理由につい
て説明する。ここで、上記Ｔが０に等しく（Ｔ＝０）、
または、０より小さく（Ｔ＜０）なるように、多結晶シ
リコン２０を酸化したとする。すると、酸化した部分
（ＳｉＯ２）とＳｉＯ２膜１７とをＨＦにより除去する
ときに、ＨＦが溝１９内にしみ込むことがあり、この場
合には、図１５に示すように、しみ込んだＨＦにより溝
１９の内壁部の酸化膜（ＳｉＯ２膜）１５ａがエッチン
グされてしまい、空洞２７が生ずるという不具合があっ
た。そこで、上記第１の実施例では、Ｔ＞０とすると共
に、Ｔを０にできる限り近付けるように構成した。これ
により、ＨＦのしみ込みを防止できると共に、平坦性を
向上させることができる。
【００３５】さて、図１６は本発明の第２の実施例を示
すものであり、第１の実施例と異なるところを説明す
る。尚、第１の実施例の構成と同一部分には、同一符号
を付している。上記第２の実施例では、図１に示す工程
から図６に示す工程（溝１９内に多結晶シリコン２０を
充填する工程）までは、第１の実施例と同じである。
すものであり、第１の実施例と異なるところを説明す
る。尚、第１の実施例の構成と同一部分には、同一符号
を付している。上記第２の実施例では、図１に示す工程
から図６に示す工程（溝１９内に多結晶シリコン２０を
充填する工程）までは、第１の実施例と同じである。
【００３６】この後、第２の実施例では、ＣＭＰ処理を
行わずに、図１６に示すように、多結晶シリコン２０を
酸化する。この場合、多結晶シリコン２０の酸化した部
分２１の最下面の位置がＳｉ３Ｎ４１６の上面よりも若
干高くなるように、即ち、酸化した部分２１の最下面の
位置がＳｉ３Ｎ４１６の上面より高い位置であってＳｉ
３Ｎ４１６の上面にできる限り近接するように、酸化深
さを制御している。
行わずに、図１６に示すように、多結晶シリコン２０を
酸化する。この場合、多結晶シリコン２０の酸化した部
分２１の最下面の位置がＳｉ３Ｎ４１６の上面よりも若
干高くなるように、即ち、酸化した部分２１の最下面の
位置がＳｉ３Ｎ４１６の上面より高い位置であってＳｉ
３Ｎ４１６の上面にできる限り近接するように、酸化深
さを制御している。
【００３７】ここで、上記多結晶シリコン２０の酸化深
さの設定の方法について、具体的に説明する。まず、酸
化により形成されたシリコン酸化膜（ＳｉＯ２膜）の膜
厚のうちの４４％の部分が、酸化前の多結晶シリコンの
膜厚である。また、Ｓｉ３Ｎ４１６上のＳｉＯ２膜１７
の膜厚が０．５μｍであったとすると、Ｓｉ３Ｎ４１６
の上面よりも上に位置する多結晶シリコン２０の膜厚も
０．５μｍとなる。また、ＳｉＯ２膜１７の上に堆積さ
れた多結晶シリコン２０の膜厚を１．０μｍとする。そ
して、多結晶シリコン２０の上部の部分２２の厚さ寸法
Ｔ（図９参照）が、例えば０．０５μｍになるように酸
化することを目標とする。この目標を達成するために
は、次の式で求められる膜厚のシリコン酸化膜を形成す
るような条件で酸化すれば良い。
さの設定の方法について、具体的に説明する。まず、酸
化により形成されたシリコン酸化膜（ＳｉＯ２膜）の膜
厚のうちの４４％の部分が、酸化前の多結晶シリコンの
膜厚である。また、Ｓｉ３Ｎ４１６上のＳｉＯ２膜１７
の膜厚が０．５μｍであったとすると、Ｓｉ３Ｎ４１６
の上面よりも上に位置する多結晶シリコン２０の膜厚も
０．５μｍとなる。また、ＳｉＯ２膜１７の上に堆積さ
れた多結晶シリコン２０の膜厚を１．０μｍとする。そ
して、多結晶シリコン２０の上部の部分２２の厚さ寸法
Ｔ（図９参照）が、例えば０．０５μｍになるように酸
化することを目標とする。この目標を達成するために
は、次の式で求められる膜厚のシリコン酸化膜を形成す
るような条件で酸化すれば良い。
【００３８】１００［％］／４４［％］×（０．５［μ
ｍ］＋１．０［μｍ］−０．０５［μｍ］）＝３．３
［μｍ］ 即ち、シリコン酸化膜の膜厚が３．３μｍとなるよう
に、多結晶シリコン２０を酸化すれば良い。
ｍ］＋１．０［μｍ］−０．０５［μｍ］）＝３．３
［μｍ］ 即ち、シリコン酸化膜の膜厚が３．３μｍとなるよう
に、多結晶シリコン２０を酸化すれば良い。
【００３９】この後、上述した多結晶シリコン２０の酸
化処理が完了したら、ＨＦ（ふっ酸）によるウエットエ
ッチング処理により、酸化した多結晶シリコン２０とＳ
ｉ３Ｎ４１６の上のＳｉＯ２膜１７とを一緒に除去す
る。これにより、図９に示す構成とほぼ同じ構成を得る
ことができる。
化処理が完了したら、ＨＦ（ふっ酸）によるウエットエ
ッチング処理により、酸化した多結晶シリコン２０とＳ
ｉ３Ｎ４１６の上のＳｉＯ２膜１７とを一緒に除去す
る。これにより、図９に示す構成とほぼ同じ構成を得る
ことができる。
【００４０】さて、上記構成の場合、図６に示す多結晶
シリコン２０の表面には、溝１９に対応して凹凸が存在
する。この凹凸は、多結晶シリコン２０を酸化すると、
その酸化量に応じて緩和される。この緩和される様子
を、図１７（ａ）、（ｂ）、（ｃ）及び図１８（ａ）、
（ｂ）に示す。従って、多結晶シリコン２０の酸化した
部分２１の最下面、即ち、多結晶シリコン２０の上部の
部分２２の上面は、ほぼ均一な高さで平坦な形状とな
る。
シリコン２０の表面には、溝１９に対応して凹凸が存在
する。この凹凸は、多結晶シリコン２０を酸化すると、
その酸化量に応じて緩和される。この緩和される様子
を、図１７（ａ）、（ｂ）、（ｃ）及び図１８（ａ）、
（ｂ）に示す。従って、多結晶シリコン２０の酸化した
部分２１の最下面、即ち、多結晶シリコン２０の上部の
部分２２の上面は、ほぼ均一な高さで平坦な形状とな
る。
【００４１】尚、上述した以外の第２の実施例の構成
は、第１の実施例の構成と同じ構成となっている。従っ
て、第２の実施例においても、第１の実施例とほぼ同じ
作用効果を得ることができる。特に、第２の実施例によ
れば、ＣＭＰ法（またはドライエッチング）によりＳｉ
Ｏ２膜１７上の余分な多結晶シリコン２０を除去する工
程を省略することができるから、製造工程数を低減する
ことができる。
は、第１の実施例の構成と同じ構成となっている。従っ
て、第２の実施例においても、第１の実施例とほぼ同じ
作用効果を得ることができる。特に、第２の実施例によ
れば、ＣＭＰ法（またはドライエッチング）によりＳｉ
Ｏ２膜１７上の余分な多結晶シリコン２０を除去する工
程を省略することができるから、製造工程数を低減する
ことができる。
【００４２】また、上記各実施例においては、素子分離
用の溝１９の幅が１〜２μｍ、溝１９の深さが１０μｍ
程度で、Ｓｉ３Ｎ４１６上のＳｉＯ２膜１７の膜厚が
０．５μｍ程度の構成を製造する加工工程に適用するこ
とを想定している。これに対して、素子分離用の溝の幅
を縮小することにより、埋め込み多結晶シリコンの膜厚
の薄膜化及びＳｉ３Ｎ４１６上のＳｉＯ２膜１７の薄膜
化を行うと、除去する不要な多結晶シリコンの膜厚の薄
膜化も進む。このような構成の場合には、上記した第２
の実施例を適用すると、加工効率を大幅に向上させるこ
とができる。
用の溝１９の幅が１〜２μｍ、溝１９の深さが１０μｍ
程度で、Ｓｉ３Ｎ４１６上のＳｉＯ２膜１７の膜厚が
０．５μｍ程度の構成を製造する加工工程に適用するこ
とを想定している。これに対して、素子分離用の溝の幅
を縮小することにより、埋め込み多結晶シリコンの膜厚
の薄膜化及びＳｉ３Ｎ４１６上のＳｉＯ２膜１７の薄膜
化を行うと、除去する不要な多結晶シリコンの膜厚の薄
膜化も進む。このような構成の場合には、上記した第２
の実施例を適用すると、加工効率を大幅に向上させるこ
とができる。
【００４３】尚、上記各実施例では、本発明をＳＯＩ基
板の分離溝に適用する例について示したが、これに限ら
れるものではなく、例えば単なるシリコン基板のトレン
チキャパシタやトレンチアイソレーションに適用するこ
とも可能である。
板の分離溝に適用する例について示したが、これに限ら
れるものではなく、例えば単なるシリコン基板のトレン
チキャパシタやトレンチアイソレーションに適用するこ
とも可能である。
【図１】本発明の第１の実施例を示すものであり、ＳＯ
Ｉ基板の断面図
Ｉ基板の断面図
【図２】ＳＯＩ基板に各種の膜を形成した状態を示す断
面図
面図
【図３】開口を形成した状態を示す断面図
【図４】分離用の溝を形成した状態を示す断面図
【図５】溝の内壁部に酸化膜を形成した状態を示す断面
図
図
【図６】溝の内部に多結晶シリコンを充填した状態を示
す断面図
す断面図
【図７】ＣＭＰ法により不要な多結晶シリコンを除去し
た状態を示す断面図
た状態を示す断面図
【図８】多結晶シリコンを酸化した状態を示す断面図
【図９】ＳｉＯ２膜及び酸化した多結晶シリコンを除去
した状態を示す断面図
した状態を示す断面図
【図１０】ＣＭＰ処理後の多結晶シリコンの除去残りを
示す断面図
示す断面図
【図１１】ドライエッチング処理後の多結晶シリコンの
除去残りを示す断面図
除去残りを示す断面図
【図１２】多結晶シリコンの内部にスリットが存在して
いる様子を示す断面図
いる様子を示す断面図
【図１３】ＳｉＯ２膜を除去した後の多結晶シリコンの
内部にスリットが存在している様子を示す断面図
内部にスリットが存在している様子を示す断面図
【図１４】多結晶シリコンの上部にスリットに起因する
うねりが発生した様子を示す断面図
うねりが発生した様子を示す断面図
【図１５】ＨＦのしみ込みにより溝の内壁部の酸化膜に
空洞が生じた様子を示す断面図
空洞が生じた様子を示す断面図
【図１６】本発明の第２の実施例を示すもので、多結晶
シリコンを酸化した状態を示す断面図
シリコンを酸化した状態を示す断面図
【図１７】シリコンの表面の凹凸が酸化により緩和され
る様子を示す断面図（その１）
る様子を示す断面図（その１）
【図１８】シリコンの表面の凹凸が酸化により緩和され
る様子を示す断面図（その２）
る様子を示す断面図（その２）
【図１９】従来構成のＳＯＩ基板を製造する工程を説明
する断面図
する断面図
１１はＳＯＩ基板（半導体基板）、１２は第１のシリコ
ン基板、１３は第２のシリコン基板、１４は絶縁膜、１
５はＳｉＯ２膜、１６はＳｉ３Ｎ４膜（第１の層）、１
７はＳｉＯ２膜（第２の層）、１８は開口、１９は溝、
２０は多結晶シリコン、２５はスリット、２７は空洞を
示す。
ン基板、１３は第２のシリコン基板、１４は絶縁膜、１
５はＳｉＯ２膜、１６はＳｉ３Ｎ４膜（第１の層）、１
７はＳｉＯ２膜（第２の層）、１８は開口、１９は溝、
２０は多結晶シリコン、２５はスリット、２７は空洞を
示す。
Claims (12)
- 【請求項１】 半導体基板の主面上に第１の層及び第２
の層を堆積する工程と、 前記半導体基板の主面の所定部位を露出する開口を前記
第１の層及び前記第２の層に形成する工程と、 前記第２の層をマスクとして前記半導体基板を前記開口
を介してエッチングして溝を形成する工程と、 前記溝の内壁面に絶縁被膜を形成する工程と、 前記開口を介して前記溝内に充填材を充填する工程と、 前記充填材を酸化することにより、前記充填材の酸化し
た部分の最下面の位置が前記第１の層の上面よりも若干
高くなるようにする工程と、 前記充填材の酸化した部分と前記第２の層を除去する工
程とを備えて成る半導体装置の製造方法。 - 【請求項２】 前記充填材を酸化する工程において、前
記充填材の酸化した部分の最下面の位置を前記第１の層
の上面に可能な限り近接するように構成したことを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記充填材を充填する工程の後に、前記
第２の層の上面に堆積した前記充填材を除去することに
より、前記第２の層を露出させる工程を備えたことを特
徴とする請求項１または２記載の半導体装置の製造方
法。 - 【請求項４】 前記第２の層を露出させる工程におい
て、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）処理することにより前記充填材
を除去するように構成したことを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 前記第２の層を露出させる工程におい
て、ドライエッチング処理することにより前記充填材を
除去するように構成したことを特徴とする請求項３記載
の半導体装置の製造方法。 - 【請求項６】 前記充填材の酸化した部分と前記第２の
層を除去する工程において、ＨＦ（ふっ酸）を用いた処
理により前記充填材の酸化した部分と前記第２の層を除
去するように構成したことを特徴とする請求項１ないし
５のいずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記半導体基板は、ＳＯＩ基板であるこ
とを特徴とする請求項１なし６のいずれかに記載の半導
体装置の製造方法。 - 【請求項８】 前記第１の層は、シリコン窒化膜である
ことを特徴とする請求項１なし７のいずれかに記載の半
導体装置の製造方法。 - 【請求項９】 前記第２の層は、シリコン酸化膜である
ことを特徴とする請求項１なし８のいずれかに記載の半
導体装置の製造方法。 - 【請求項１０】 前記充填材は、多結晶シリコンである
ことを特徴とする請求項１なし９のいずれかに記載の半
導体装置の製造方法。 - 【請求項１１】 請求項１記載の半導体装置の製造方法
により製造された半導体装置。 - 【請求項１２】 請求項１０記載の半導体装置の製造方
法により製造された半導体装置。
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|---|---|---|---|
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| JP2000021975A true JP2000021975A (ja) | 2000-01-21 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624044B2 (en) | 2000-05-16 | 2003-09-23 | Denso Corporation | Method for manufacturing semiconductor device having trench filled with polysilicon |
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-
1998
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