JP2000021975A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
が基板の表面から突出することを極力防止して、基板の
表面の平坦性を向上させる。 【解決手段】 本発明の半導体装置の製造方法は、半導
体基板の主面上に第1の層16及び第2の層17を堆積
する工程と、半導体基板の主面の所定部位を露出する開
口18を第1の層16及び第2の層17に形成する工程
と、第2の層17をマスクとして半導体基板を開口18
を介してエッチングして溝19を形成する工程と、溝1
9の内壁面に絶縁被膜15aを形成する工程と、開口1
8を介して溝19内に充填材20を充填する工程と、充
填材20を酸化することにより、充填材20の酸化した
部分21の最下面の位置が第1の層16の上面よりも若
干高くなるようにする工程と、充填材20の酸化した部
分21と第2の層17を除去する工程とを備えて構成さ
れている。
Description
ンチ分離溝を形成して素子間分離を行う半導体装置の製
造方法及びこの方法により製造された半導体装置に関す
る。
成して素子間分離を行う半導体装置の製造方法の一例と
して、図19に示す方法が知られている。この方法で
は、まず図19(a)に示すように、シリコン基板1の
表面に絶縁膜2を形成し、このシリコン基板1に対し
て、図19(b)に示すように、他のシリコン基板3を
絶縁膜2を介して接合することにより、SOI基板4を
形成している。そして、図19(c)に示すように、上
記SOI基板4の一方の主面(図19中上面)から絶縁
膜2に達するまでのトレンチ分離溝5を形成した後、熱
酸化等により分離溝5の内壁面を含むSOI基板4の表
面に絶縁被膜6を形成している。
材としての多結晶シリコン7を分離溝5内に埋め込んで
いる。更に、図19(e)に示すように、不要な多結晶
シリコン7をドライエッチングで除去した後、図19
(f)に示すように、表面の絶縁被膜6を除去してい
る。これにより、各素子領域8が基板1から電気的に分
離されると共に、各素子領域8間が電気的に分離される
構成となっている。
来構成では、分離溝5内に充填された多結晶シリコン7
の上部7aがSOI基板4の表面から上方へ向けてかな
り突出した(具体的には、0.7〜0.8μm程度突出
した)構成となる。このため、基板4の表面に段差が生
じて平坦性が悪くなり、後の工程で形成する多結晶シリ
コン配線やAl配線に切断が起こったり、ショートが発
生したりするという問題点があった。
溝内に充填する充填材の上部が基板の表面から突出する
ことを極力防止し得て、基板の表面の平坦性を向上させ
ることができる半導体装置の製造方法及び半導体装置を
提供することにある。
ば、素子間分離用の溝内に充填材を充填した後、充填材
を酸化することにより、充填材の酸化した部分の最下面
の位置が第1の層の上面よりも若干高くなるようにし、
そして、充填材の酸化した部分と第2の層を除去した。
この構成によれば、溝内に充填された充填材の上部は、
基板の表面である第1の層の上面から若干突出する構成
となるから、基板の表面の平坦性を大幅に向上させるこ
とができる。特に、この構成の場合、充填材の酸化した
部分の最下面の位置を決めるときの制御は、充填材を酸
化させる量を制御するだけであるから、かなり高精度に
制御可能である。
る工程において、充填材の酸化した部分の最下面の位置
を第1の層の上面に可能な限り近接するように構成した
ので、基板の表面の平坦性をより一層向上させることが
できる。
する工程の後に、第2の層の上面に堆積した充填材を除
去することにより、第2の層を露出させるように構成し
た。この構成の場合、この後、実行する充填材の酸化工
程において、酸化量を少なくすることができると共に、
充填材の酸化した部分の最下面の平坦性、即ち、充填材
の上面の平坦性をより一層向上させることができる。
を露出させる工程において、CMP処理することにより
充填材を除去するように構成したので、第2の層の表面
に充填材が凸状部となって残ることを極力防止できる。
また、請求項5の発明によれば、第2の層を露出させる
工程において、ドライエッチング処理することにより充
填材を除去するように構成したので、第2の層の表面に
存在する凹部に充填材が残ることを極力防止できる。
理により充填材の酸化した部分と第2の層を除去するよ
うに構成したので、充填材の酸化した部分と第2の層を
簡単に且つ十分に除去することができる。そして、請求
項7の発明のように、半導体基板をSOI基板で構成
し、請求項8の発明のように、第1の層をシリコン窒化
膜で構成し、請求項9の発明のように、第2の層をシリ
コン酸化膜で構成し、また、請求項9の発明のように、
充填材を多結晶シリコンで構成することが好ましい。
いて、図1ないし図10を参照しながら説明する。ま
ず、半導体基板として、例えば、図1に示すような構成
のSOI基板11を用意する。このSOI基板11は、
第1のシリコン基板12と、第2のシリコン基板13
と、これら2つのシリコン基板12、13間に介在され
た絶縁膜14とから構成されている。
法について簡単に説明する。まず、第1の単結晶シリコ
ン基板12の一方の主面に鏡面研磨を施した後、熱酸化
を施すことにより所定の膜厚の例えばSiO2からなる
絶縁膜14を形成する。続いて、上記第1のシリコン基
板12の表面の絶縁膜14側に、鏡面研磨された主面を
有する第2の単結晶シリコン基板13を十分に清浄な雰
囲気下で密着させて加熱することにより、2つのシリコ
ン基板12、13を、絶縁膜14を挟むようにして一体
に接合する。これにより、SOI基板11が作製され
る。
ン基板13の表面に、熱酸化により例えば40〜50n
m程度の膜厚のSiO2膜15を形成する。そして、こ
のSiO2膜15の表面に、例えばCVD法等により1
00〜200nm程度の膜厚のSi3N4膜16とSi
O2膜17を順次堆積して形成する。これにより、図2
に示すような構成が得られる。この構成の場合、Si3
N4膜16が第1の層を構成し、SiO2膜17が第2
の層を構成している。
3N4膜16及びSiO2膜15に対して例えばフォト
エッチングを施すことにより、図3に示すような開口1
8を形成する。ここで、上記開口18を形成する処理に
ついて、簡単に説明する。この場合、まず、SiO2膜
17の表面にレジスト(図示しない)を堆積した後、公
知のフォトリソグラフィ処理とエッチングガスとしてC
F4、CHF3系ガスを用いたR.I.E処理を施す。
これにより、SiO2膜17の表面のレジストをマスク
として、SiO2膜17、Si3N4膜16及びSiO
2膜15が第1のシリコン基板13の表面に達するまで
選択的にエッチングされて、開口18が形成される。
尚、図3はレジスト剥離後の状態を示している。
4膜16及びSiO2膜15)をマスクとして、第1の
シリコン基板13に対する選択的なエッチングをSOI
基板11内部の絶縁膜14に達するまで実行する。これ
により、SOI基板11内部にトレンチ分離用の溝19
が形成される。上記エッチング処理としては、例えばエ
ッチングガスとしてHBr系ガスを用いたR.I.E処
理が実行される。また、この場合、SiO2膜17とシ
リコン基板13とのエッチング選択比により良好に溝1
9が絶縁膜14に達するように、前工程におけるSiO
2膜17の堆積厚が決定されるように構成されている。
(ふっ酸)によるエッチングを数回行うことにより、溝
19の内壁面を酸化し(即ち、内壁面SiO2膜15a
を形成し)、図5に示す構成を得る。この構成の場合、
図5に示すように、Si3N4膜16の開口部の開口幅
をAとし、SiO2膜17の開口部の開口幅をBとした
ときに、A<Bの関係が成り立つように、上記した酸化
及びHFによるエッチングが実行されるように構成され
ている。
−CVD法により多結晶シリコン20を堆積することに
より、溝19(及び開口18)内に上記多結晶シリコン
20を充填し、溝19(及び開口18)内を多結晶シリ
コン20で完全に埋める。これにより、図6に示す構成
を得る。この場合、多結晶シリコン20が充填材を構成
している。続いて、例えばCMP(Chemical
MechanicalPolishing)法により、
SiO2膜17上の余分な多結晶シリコン20を除去
し、図7に示す構成を得る。
の開口18内に充填されている多結晶シリコン20を酸
化させる処理を実行する。この場合、図8に示すよう
に、多結晶シリコン20の酸化した部分21の最下面の
位置がSi3N416の上面よりも若干高くなるよう
に、即ち、酸化した部分21の最下面の位置がSi3N
416の上面より高い位置であってSi3N416の上
面にできる限り近接するように、酸化深さを制御してい
る。このように酸化深さを設定する理由は、図9に示す
ように、多結晶シリコン20のうちのSi3N416の
上面よりも上の部分22の厚さ寸法Tが、0よりも大き
く(T>0)、しかも、できる限り0に近付くようにす
る(T→0)ためである。
さの設定の方法について、具体的に説明する。まず、酸
化により形成されたシリコン酸化膜(SiO2膜)の膜
厚のうちの44%の部分が、酸化前の多結晶シリコンの
膜厚である。また、Si3N416上のSiO2膜17
の膜厚が0.5μmであったとすると、Si3N416
の上面よりも上に位置する多結晶シリコン20の膜厚も
0.5μmとなる。そして、図9に示す、多結晶シリコ
ン20の部分22の厚さ寸法Tが、例えば0.05μm
になるように酸化することを目標とする。この目標を達
成するためには、次の式で求められる膜厚のシリコン酸
化膜を形成するような条件で酸化すれば良い。
m]−0.05[μm])=1.0[μm] 即ち、シリコン酸化膜の膜厚が1.0μmとなるよう
に、多結晶シリコン20を酸化すれば良い。
化処理が完了したら、HF(ふっ酸)によるウエットエ
ッチング処理により、酸化した多結晶シリコン21とS
i3N416の上のSiO2膜17とを除去する。この
とき、Si3N416と、酸化されなかった多結晶シリ
コン20の部分22とがエッチングストッパとして作用
することから、SiO2膜15及び絶縁膜14がエッチ
ングされることがないようになっている。これにより、
図9に示す構成が得られる。この構成の場合、多結晶シ
リコン20のうちのSi3N416の上面よりも上の部
分22の厚さ寸法Tが、T>0であると共に、T→0と
なる。具体的には、上述したように、シリコン酸化膜の
膜厚が1.0μmとなるように、多結晶シリコン20を
酸化した場合には、T=0.05μmとなる。
する多結晶シリコン20の上部の部分22がSOI基板
11の表面から突出することを極力防止することができ
る。これにより、従来構成(図19(f)参照)に比べ
て、SOI基板11の表面の平坦性を大幅に向上させる
ことができる。従って、後の工程で形成する多結晶シリ
コン配線やAl配線に切断が起こったり、ショートが発
生したりすることを極力防止することができる。
17上の余分な多結晶シリコン20を除去して、図7に
示す構成を得る工程においては、図10に示すように、
多結晶シリコンの除去残り23が発生するという事情が
ある。この除去残り23が発生する理由は、SiO2膜
17の上面に凹部17aが存在すると共に、この凹部1
7aの中に多結晶シリコン20が埋め込まれ、更に、C
MP法では上記凹部17a内の多結晶シリコン20(即
ち、除去残り23)を除去できないためである。そし
て、上記除去残り23が存在すると、HFによりSiO
2膜17を除去するときに、上記除去残り23がマスク
となってしまい、その下のSiO2が残ってしまうとい
う不具合が発生する。
P法によりSiO2膜17上の余分な多結晶シリコン2
0を除去したときに、多結晶シリコン20の除去残り2
3が発生したとしても、図8に示すように、多結晶シリ
コン20を酸化するときに、上記除去残り23を酸化す
ることができる。この結果、次の工程(図9参照)にお
いて、HFによって、酸化した多結晶シリコン21とS
i3N416の上のSiO2膜17とを除去するとき
に、上述されたように酸化された多結晶シリコンの除去
残り23を除去することができる。
iO2膜17上の余分な多結晶シリコン20を除去する
ように構成したが、これに代えて、例えばドライエッチ
ングによりSiO2膜17上の余分な多結晶シリコン2
0を除去するように構成しても良い。尚、この構成の場
合には、図11に示すように、ドライエッチングした
後、SiO2膜17の表面に凸部状をなす多結晶シリコ
ンの除去残り24が発生することが多い。これは、ドラ
イエッチングの除去量ばらつきが約20%と大きいため
である。
ッチングを行った後、多結晶シリコン20を酸化すると
きに(図8参照)、上記多結晶シリコン20の除去残り
24を酸化することができる。この結果、次の工程(図
9参照)において、HFによって、酸化した多結晶シリ
コン21とSi3N416の上のSiO2膜17とを除
去するときに、上記したように酸化された多結晶シリコ
ンの除去残り24を除去することができる。
膜17上の余分な多結晶シリコン20を除去する方法
と、前記CMP法によりSiO2膜17上の余分な多結
晶シリコン20を除去する方法を比較したところ、CM
P法により発生する除去残り23の方が、ドライエッチ
ングにより発生する除去残り24よりも量が少ないこと
がわかった。従って、CMP法を用いる方法の方が好ま
しいといえる。
グ)によりSiO2膜17上の余分な多結晶シリコン2
0を除去した後、HFによりSiO2膜17を除去し、
そして、多結晶シリコン40のうちのSi3N4膜16
の表面から上方へ突出した凸部分を、ドライエッチング
することにより、その高さ(図9のTに相当する高さ)
を低くする方法を、本発明者は考えた。しかし、この方
法の場合、ドライエッチングの除去量ばらつきが約20
%と大きいため、上記多結晶シリコンの凸部分の高さT
をあまり低くすることができなかった。具体的には、多
結晶シリコンの凸部分の高さTを0.1〜0.2μm程
度にするのが精一杯であった。このため、SOI基板1
1の表面の平坦性が十分であるとはいえなかった。
ば、CMP法(またはドライエッチング)によりSiO
2膜17上の余分な多結晶シリコン20を除去した後、
多結晶シリコン20を酸化させることにより、図8に示
すように、酸化した部分21の最下面の位置がSi3N
416の上面より高い位置であってSi3N416の上
面にできる限り近接するように、酸化深さを制御した。
この場合、酸化深さのばらつきは、上記ドライエッチン
グの除去量ばらつきに比べて大幅に小さいため、図9に
示す、多結晶シリコン20の部分22の厚さ寸法Tが例
えば0.05μmになるように、多結晶シリコン20を
酸化させることが用意に可能である。この結果、SOI
基板11の表面の平坦性を十分に向上させることができ
る。
多結晶シリコン20を充填する場合、次のような問題点
がある。即ち、溝19内に多結晶シリコン20を堆積し
て埋め込む場合、図12に示すように、数回に分けて実
行している。このため、堆積後の多結晶シリコン20の
表面が大気にさらされたときに、多結晶シリコン20の
表面に酸化層が形成される。この結果、溝19内に埋め
込まれた多結晶シリコン20の内部に、SiO2のスリ
ット25が存在するようになる。
ることにより、SiO2膜17上の余分な多結晶シリコ
ン20を除去した後、更に、HFによりSiO2膜17
を除去すると、図13に示すような構成が得られる。こ
の図13に示す構成の場合、溝19内に埋め込まれた多
結晶シリコン20の内部に、縦方向に延びるSiO2の
スリット25が存在している。
する多結晶シリコン20のうちのSi3N4膜16の表
面から上方へ突出した凸部分26を、例えばドライエッ
チングすることにより、該凸部分26の高さを低くする
方法が考えられる。この場合、多結晶シリコン20のエ
ッチレート(除去速度)とスリット25のエッチレート
(除去速度)とがかなり異なるため、図14に示すよう
に、多結晶シリコン20の上面部に、スリット25部分
が山となるようなうねり(凹凸)が発生するという不具
合があった。
は、図8及び図9に示すように、多結晶シリコン20を
酸化した後、この酸化した部分(SiO2)とSiO2
膜17とをHFにより一緒に除去するように構成した。
このため、除去対象部材がSiO2だけとなるから、上
記図14に示すような凹凸が発生しなくなり、多結晶シ
リコン20の上面部の平坦性がより一層向上する。
シリコン20の上部の部分22の厚み寸法T(図9参
照)を、0よりも大きく(T>0)している理由につい
て説明する。ここで、上記Tが0に等しく(T=0)、
または、0より小さく(T<0)なるように、多結晶シ
リコン20を酸化したとする。すると、酸化した部分
(SiO2)とSiO2膜17とをHFにより除去する
ときに、HFが溝19内にしみ込むことがあり、この場
合には、図15に示すように、しみ込んだHFにより溝
19の内壁部の酸化膜(SiO2膜)15aがエッチン
グされてしまい、空洞27が生ずるという不具合があっ
た。そこで、上記第1の実施例では、T>0とすると共
に、Tを0にできる限り近付けるように構成した。これ
により、HFのしみ込みを防止できると共に、平坦性を
向上させることができる。
すものであり、第1の実施例と異なるところを説明す
る。尚、第1の実施例の構成と同一部分には、同一符号
を付している。上記第2の実施例では、図1に示す工程
から図6に示す工程(溝19内に多結晶シリコン20を
充填する工程)までは、第1の実施例と同じである。
行わずに、図16に示すように、多結晶シリコン20を
酸化する。この場合、多結晶シリコン20の酸化した部
分21の最下面の位置がSi3N416の上面よりも若
干高くなるように、即ち、酸化した部分21の最下面の
位置がSi3N416の上面より高い位置であってSi
3N416の上面にできる限り近接するように、酸化深
さを制御している。
さの設定の方法について、具体的に説明する。まず、酸
化により形成されたシリコン酸化膜(SiO2膜)の膜
厚のうちの44%の部分が、酸化前の多結晶シリコンの
膜厚である。また、Si3N416上のSiO2膜17
の膜厚が0.5μmであったとすると、Si3N416
の上面よりも上に位置する多結晶シリコン20の膜厚も
0.5μmとなる。また、SiO2膜17の上に堆積さ
れた多結晶シリコン20の膜厚を1.0μmとする。そ
して、多結晶シリコン20の上部の部分22の厚さ寸法
T(図9参照)が、例えば0.05μmになるように酸
化することを目標とする。この目標を達成するために
は、次の式で求められる膜厚のシリコン酸化膜を形成す
るような条件で酸化すれば良い。
m]+1.0[μm]−0.05[μm])=3.3
[μm] 即ち、シリコン酸化膜の膜厚が3.3μmとなるよう
に、多結晶シリコン20を酸化すれば良い。
化処理が完了したら、HF(ふっ酸)によるウエットエ
ッチング処理により、酸化した多結晶シリコン20とS
i3N416の上のSiO2膜17とを一緒に除去す
る。これにより、図9に示す構成とほぼ同じ構成を得る
ことができる。
シリコン20の表面には、溝19に対応して凹凸が存在
する。この凹凸は、多結晶シリコン20を酸化すると、
その酸化量に応じて緩和される。この緩和される様子
を、図17(a)、(b)、(c)及び図18(a)、
(b)に示す。従って、多結晶シリコン20の酸化した
部分21の最下面、即ち、多結晶シリコン20の上部の
部分22の上面は、ほぼ均一な高さで平坦な形状とな
る。
は、第1の実施例の構成と同じ構成となっている。従っ
て、第2の実施例においても、第1の実施例とほぼ同じ
作用効果を得ることができる。特に、第2の実施例によ
れば、CMP法(またはドライエッチング)によりSi
O2膜17上の余分な多結晶シリコン20を除去する工
程を省略することができるから、製造工程数を低減する
ことができる。
用の溝19の幅が1〜2μm、溝19の深さが10μm
程度で、Si3N416上のSiO2膜17の膜厚が
0.5μm程度の構成を製造する加工工程に適用するこ
とを想定している。これに対して、素子分離用の溝の幅
を縮小することにより、埋め込み多結晶シリコンの膜厚
の薄膜化及びSi3N416上のSiO2膜17の薄膜
化を行うと、除去する不要な多結晶シリコンの膜厚の薄
膜化も進む。このような構成の場合には、上記した第2
の実施例を適用すると、加工効率を大幅に向上させるこ
とができる。
板の分離溝に適用する例について示したが、これに限ら
れるものではなく、例えば単なるシリコン基板のトレン
チキャパシタやトレンチアイソレーションに適用するこ
とも可能である。
I基板の断面図
面図
図
す断面図
た状態を示す断面図
した状態を示す断面図
示す断面図
除去残りを示す断面図
いる様子を示す断面図
内部にスリットが存在している様子を示す断面図
うねりが発生した様子を示す断面図
空洞が生じた様子を示す断面図
シリコンを酸化した状態を示す断面図
る様子を示す断面図(その1)
る様子を示す断面図(その2)
する断面図
ン基板、13は第2のシリコン基板、14は絶縁膜、1
5はSiO2膜、16はSi3N4膜(第1の層)、1
7はSiO2膜(第2の層)、18は開口、19は溝、
20は多結晶シリコン、25はスリット、27は空洞を
示す。
Claims (12)
- 【請求項1】 半導体基板の主面上に第1の層及び第2
の層を堆積する工程と、 前記半導体基板の主面の所定部位を露出する開口を前記
第1の層及び前記第2の層に形成する工程と、 前記第2の層をマスクとして前記半導体基板を前記開口
を介してエッチングして溝を形成する工程と、 前記溝の内壁面に絶縁被膜を形成する工程と、 前記開口を介して前記溝内に充填材を充填する工程と、 前記充填材を酸化することにより、前記充填材の酸化し
た部分の最下面の位置が前記第1の層の上面よりも若干
高くなるようにする工程と、 前記充填材の酸化した部分と前記第2の層を除去する工
程とを備えて成る半導体装置の製造方法。 - 【請求項2】 前記充填材を酸化する工程において、前
記充填材の酸化した部分の最下面の位置を前記第1の層
の上面に可能な限り近接するように構成したことを特徴
とする請求項1記載の半導体装置の製造方法。 - 【請求項3】 前記充填材を充填する工程の後に、前記
第2の層の上面に堆積した前記充填材を除去することに
より、前記第2の層を露出させる工程を備えたことを特
徴とする請求項1または2記載の半導体装置の製造方
法。 - 【請求項4】 前記第2の層を露出させる工程におい
て、CMP(Chemical Mechanical
Polishing)処理することにより前記充填材
を除去するように構成したことを特徴とする請求項3記
載の半導体装置の製造方法。 - 【請求項5】 前記第2の層を露出させる工程におい
て、ドライエッチング処理することにより前記充填材を
除去するように構成したことを特徴とする請求項3記載
の半導体装置の製造方法。 - 【請求項6】 前記充填材の酸化した部分と前記第2の
層を除去する工程において、HF(ふっ酸)を用いた処
理により前記充填材の酸化した部分と前記第2の層を除
去するように構成したことを特徴とする請求項1ないし
5のいずれかに記載の半導体装置の製造方法。 - 【請求項7】 前記半導体基板は、SOI基板であるこ
とを特徴とする請求項1なし6のいずれかに記載の半導
体装置の製造方法。 - 【請求項8】 前記第1の層は、シリコン窒化膜である
ことを特徴とする請求項1なし7のいずれかに記載の半
導体装置の製造方法。 - 【請求項9】 前記第2の層は、シリコン酸化膜である
ことを特徴とする請求項1なし8のいずれかに記載の半
導体装置の製造方法。 - 【請求項10】 前記充填材は、多結晶シリコンである
ことを特徴とする請求項1なし9のいずれかに記載の半
導体装置の製造方法。 - 【請求項11】 請求項1記載の半導体装置の製造方法
により製造された半導体装置。 - 【請求項12】 請求項10記載の半導体装置の製造方
法により製造された半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19045198A JP4228414B2 (ja) | 1998-07-06 | 1998-07-06 | 半導体装置の製造方法 |
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JP19045198A JP4228414B2 (ja) | 1998-07-06 | 1998-07-06 | 半導体装置の製造方法 |
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