JP4136145B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4136145B2 JP4136145B2 JP37104998A JP37104998A JP4136145B2 JP 4136145 B2 JP4136145 B2 JP 4136145B2 JP 37104998 A JP37104998 A JP 37104998A JP 37104998 A JP37104998 A JP 37104998A JP 4136145 B2 JP4136145 B2 JP 4136145B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- groove
- substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置に関し、特にシャロートレンチ素子分離（ＳＴＩ）構造を有する半導体装置およびその製造方法に関する。
半導体集積回路装置では、共通の半導体基板上に形成された複数の活性領域を相互に電気的に分離するのに、いわゆる素子分離構造が使われる。
【０００２】
従来の半導体集積回路装置では、かかる素子分離構造としていわゆるＬＯＣＯＳ法により形成したフィールド酸化膜が使われていたが、フィールド酸化膜は活性領域中に侵入するバーズビーク構造を形成するため素子分離領域の面積が活性領域の面積に比べて大きくなりやすく、半導体集積回路装置の微細化に不利になる。このため、最近のサブミクロンあるいはサブハーフミクロンサイズの半導体装置を使った半導体集積回路装置では、従来のフィールド酸化膜に代わって、より面積の小さいシャロートレンチ素子分離（ＳＴＩ）構造が素子分離に使われるようになっている。
【０００３】
【従来の技術】
図１は従来の典型的なＳＴＩ構造を有する半導体装置１０の構成を示す。
図１を参照するに、半導体装置１０はｐ型Ｓｉ基板１１上に形成されたＳＴＩ構造の素子分離領域１２により画成された活性領域上に形成されており、前記Ｓｉ基板１１中には、前記活性領域に対応してＬＤＤ構造を有するｎ型拡散領域１１ａ〜１１ｃが形成されている。さらに、前記活性領域はゲート酸化膜１３により覆われ、前記ゲート酸化膜１３上には前記拡散領域１１ａと１１ｂとの間のチャネル領域に対応して第１のＭＯＳトランジスタのゲート電極１４Ａが、また前記拡散領域１１ｂと１１ｃとの間のチャネル領域に対応して第２のＭＯＳトランジスタのゲート電極１４Ｂが形成されている。
【０００４】
前記ゲート電極１４Ａ．１４Ｂの各々は一対の側壁酸化膜により覆われ、さらに層間絶縁膜１５により覆われる。さらに、前記層間絶縁膜１５中には前記拡散領域１１ａ〜１１ｃを露出するコンタクトホール１５Ａ〜１５Ｃがそれぞれ形成されており、前記コンタクトホール１５Ａ〜１５Ｃはそれぞれポリシリコン電極１６Ａ〜１６Ｃにより埋められる。
【０００５】
図１よりわかるように、前記ＳＴＩ構造の素子分離領域１２は、それぞれ前記Ｓｉ基板１１中に形成された素子分離溝１１Ａおよび１１Ｂと、前記素子分離溝１１Ａ，１１Ｂを埋めて前記領域１２を形成するＳｉＯ2 膜とよりなる。すなわち、かかる素子分離領域１２はバーズビーク構造を形成することがなく、素子分離領域の面積を最小にすることができる。
【０００６】
【発明が解決しようとする課題】
図２は、図１の半導体装置１０の、前記ゲート電極１４Ａに沿った図１の断面図に直交する方向の断面図を示す。ただし、図２中、層間絶縁膜１５あるいは電極１６Ａ，１６Ｂの図示は省略している。また、前記ゲート電極１４Ａの側壁酸化膜も図示を省略した。
【０００７】
図２を参照するに、ＳＴＩ構造１２を形成するＳｉＯ2 膜の表面には、前記Ｓｉ基板１１上のパッド酸化膜のエッチングに伴って、前記Ｓｉ基板１１との境界部に沿って円で囲んで示すように凹部が形成されており、かかる凹部においては前記ＳｉＯ2 膜は鋭角の縁部を形成するのがわかる。かかる鋭角の縁部の存在により、前記ゲート電極１４Ａにゲート電圧が印加された場合、前記ＳｉＯ2 膜には電界の集中が生じ、その結果、前記ゲート電極１４Ａを有するＭＯＳトランジスタのしきい値電圧が、かかる鋭角縁部の近傍において実効的に低下してしまう問題が生じる。
【０００８】
かかる実効的なしきい値電圧の低下が生じると、図３のドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性曲線に示すように、所望のしきい値電圧以下のゲート電圧でＭＯＳトランジスタが導通を始めてしまい、その結果、前記特性曲線中に、ゲート電圧の増大と共にドレイン電流が急増するキンクが出現してしまう。
また、このような構造では、ＳｉＯ2 膜１２に凹部が形成されるため、ゲート電極１４Ａあるいは１４Ｂをポリシリコンあるいはアモルファスシリコンのパターニングによって形成する際に、かかる凹部にポリシリコンあるいはアモルファスシリコンのエッチング残さが残留することがあり、短絡等の問題が生じやすい。
【０００９】
かかるＳＴＩ構造の縁部における電界集中に起因する特性曲線のキンクを回避するために、従来より、図４（Ａ）〜（Ｄ）の工程により形成されるＳＴＩ構造が提案されている。
図４（Ａ）を参照するに、Ｓｉ基板２１上には初期酸化膜２３およびＳｉＮ膜よりなるハードマスク層２４が順次堆積され、さらに前記ＳｉＮ膜２４上には高温ＣＶＤ法により形成されたＳｉＯ2 膜２５が形成される。また、前記膜２３〜２５を貫通して、前記Ｓｉ基板２１を露出する開口部２６が形成される。
【００１０】
次に図４（Ｂ）の工程において図４（Ａ）の構造をウェット雰囲気中で酸化し、前記開口部２６に対応して微小ＬＯＣＯＳ２７を形成し、さらに前記開口部２６の側壁に側壁酸化膜２５Ａを形成する。
さらに、図４（Ｃ）の工程において、前記微小ＬＯＣＯＳ２７を、前記ＳｉＮ膜２４および側壁酸化膜２５Ａをマスクにドライエッチングし、前記Ｓｉ基板２１中に到達する溝２１Ａを形成する。さらに、前記溝２１ＡをＳｉＯ2 膜により充填し、これをエッチバックした後さらに前記ＳｉＮ膜２４を除去する。さらに、このようにして形成されたＳｉＯ2 膜の外側に、図４（Ｄ）に示すように、側壁酸化膜２８Ａを形成する。
【００１１】
かかるＳＴＩ構造では、Ｓｉ基板２１と溝２１Ａとの間に鋭角の縁部が形成されないため、電界集中によるＭＯＳトランジスタのしきい値電圧の減少が回避される。
しかし、このような構成のＳＴＩ構造は形成工程が複雑で、製造費用が増大してしまう問題点を有する。
【００１２】
一方、従来より、図５に示す、より簡単な構成で電界集中の問題を回避できるＳＴＩ構造が提案されている。
図５を参照するに、Ｓｉ基板３１中には溝３１Ａが形成され、前記溝３１ＡはＳｉＯ2 膜３２により充填されている。さらに、図５の構造では、前記ＳｉＯ2 膜３２の前記基板３１上における突出部の両側に側壁絶縁膜３３が、ＳｉＯ2 膜の堆積とエッチバックにより、形成される。
【００１３】
しかし、かかるＳＴＩ構造の形成工程は簡単ではあるが、前記ＳｉＯ2 膜のエッチバック工程に関連して、Ｓｉ基板３１の表面が不純物により汚染されやすい問題を有している。
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００１４】
本発明のより具体的な課題は、ＳＴＩ構造を有し、しかもＳＴＩ構造縁部における電界集中を効果的に回避できる半導体装置およびその製造方法を提供することにある。
【００１５】
本発明は、上記の課題を、
請求項１に記載したように、
Ｓｉ基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層と前記第１の酸化膜とを貫通して、前記Ｓｉ基板に到達する溝を形成する工程と、
前記溝において露出された前記第１の酸化膜をエッチングし、前記第１の酸化膜の側壁面を前記溝の側壁面から後退させ、前記Ｓｉ基板の上面と前記研磨ストッパ層の下面との間に、前記溝側壁面において開口した空間を形成する工程と、
前記溝側壁面および底面を酸化し、前記溝側壁面および底面、さらに前記空間により露出された前記Ｓｉ基板の上面を覆うように第２の酸化膜を、前記第１の酸化膜に連続して形成する工程と、
前記研磨ストッパ層及び第２の酸化膜を覆い、前記空間を埋めるようにＳｉ膜を堆積する工程と、
前記Ｓｉ膜上に、前記溝を埋めるように第３の酸化膜を堆積する工程と、
前記第３の酸化膜とその下の前記Ｓｉ膜とを、前記研磨ストッパ層をストッパとして化学機械研磨により除去する工程と、
前記研磨ストッパ層および前記第１の酸化膜を、前記Ｓｉ基板の上面から除去する工程と、
前記Ｓｉ膜を酸化する工程とよりなることを特徴とする、シャロートレンチ素子分離構造を備えた半導体装置の製造方法により、または
請求項２に記載したように、
Ｓｉ基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層とその下の前記第１の酸化膜とを貫通して、前記Ｓｉ基板に到達する溝を形成する工程と、
前記溝において露出された前記第１の酸化膜をエッチングし、前記第１の酸化膜の側壁面を前記溝の側壁面から後退させ、前記Ｓｉ基板の上面と前記研磨ストッパ層の下面との間に、前記溝側壁面において開口した空間を形成する工程と、
前記溝側壁面および底面を酸化し、前記溝側壁面および底面、さらに前記空間により露出された前記Ｓｉ基板の上面を覆うように第２の酸化膜を、前記第１の酸化膜に連続して形成する工程と、
前記溝中において前記空間のみを埋めるようにＳｉ膜を形成する工程と、
前記溝を埋めるように第３の酸化膜を堆積する工程と、
前記第３の酸化膜を、前記研磨ストッパ層をストッパとして化学機械研磨により除去する工程と、
前記研磨ストッパ層および前記第１の酸化膜を、前記Ｓｉ基板の上面から除去する工程と、
前記Ｓｉ膜を酸化する工程とよりなることを特徴とする、シャロートレンチ素子分離構造を備えた半導体装置の製造方法により、または
請求項３に記載したように、
基板中に形成された素子分離溝と、前記素子分離溝を埋める絶縁膜とよりなる素子分離構造を有する半導体装置の製造方法において、
前記基板表面上に形成された酸化膜を、前記素子分離溝の縁部において、前記素子分離溝の側壁面から後退させ、空間を形成する工程と、
前記空間を埋めるようにＳｉ膜を形成する工程と、
前記Ｓｉ膜を残して、前記基板表面から前記酸化膜を除去する工程と、
前記溝を酸化膜で埋める工程と、
前記Ｓｉ膜を酸化して、前記酸化膜の一部となる酸化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法により、または
請求項４に記載したように、
基板中に形成された素子分離溝と、前記素子分離溝を埋める絶縁膜とよりなる素子分離構造の形成方法において、
前記基板表面上に形成された酸化膜を、前記素子分離溝の縁部において、前記素子分離溝の側壁面から後退させ、空間を形成する工程と、
前記空間を埋めるようにＳｉ膜を形成する工程と、
前記Ｓｉ膜を残して、前記基板表面から前記酸化膜を除去する工程と、
前記溝を酸化膜で埋める工程と、
前記Ｓｉ膜を酸化して、前記酸化膜の一部となる酸化膜を形成する工程とを含むことを特徴とする素子分離構造の形成方法により、解決する。
【００１６】
【発明の実施の形態】
［第１実施例］
図６（Ａ）〜図８（Ｅ）は、本発明の第１実施例によるＳＴＩ構造を備えた半導体装置の製造工程を示す。
図６（Ａ）を参照するに、Ｓｉ基板４１上には初期酸化膜４２が熱酸化により、５〜２００ｎｍ、好ましくは１０〜４５ｎｍの厚さに形成され、さらにその上にＳｉＮ膜４３が、熱ＣＶＤ法により、５０〜３００ｎｍ、好ましくは８０〜２００ｎｍの厚さに形成される。さらに、図示の例では前記ＳｉＮ膜４３上に、ハードマスク層として、熱ＣＶＤ法により、ＳｉＯ2 膜４４が１０〜１５０ｎｍの厚さに堆積される。
【００１７】
さらに、図６（Ａ）の工程では前記ＳｉＯ2 膜４４をレジストマスクを使ったドライエッチングによりパターニングし、さらにパターニングされたＳｉＯ2 膜４４をマスクに、前記ＳｉＮ膜４３およびその下の初期酸化膜４２とを順次パターニングする。さらにドライエッチングを継続することにより、前記Ｓｉ基板４１中に素子分離溝４１Ａを、２００〜４００ｎｍ、典型的には約４００ｎｍの深さに形成する。
【００１８】
勿論、素子分離溝４１Ａは、レジストパターンのみをマスクとしたドライエッチングによって形成してもよいし、また前記ＳｉＮ膜４３をハードマスクとしたドライエッチングにより形成してもよい。
次に、図６（Ｂ）の工程において図６（Ａ）の構造をＨＦ中において処理し、前記初期酸化膜４２を、図６（Ｂ）中に矢印で示すように側方にウェットエッチングする。かかるウェットエッチングの結果、前記初期酸化膜４２は５〜２００ｎｍ程度、好ましくは１０〜５０ｎｍ程度後退し、前記溝４１Ａにおいて開口する空間４２Ａが、前記Ｓｉ基板４１の上面と前記ＳｉＮ膜４３の下面との間に形成される。図６（Ｂ）の工程では、さらに前記Ｓｉ基板４１を熱酸化して、前記溝４１Ａの底面および側面を覆う熱酸化膜４１Ｂを、３〜５０ｎｍ、好ましくは約１０ｎｍの厚さに形成する。前記熱酸化膜４１Ｂは前記空間４２Ａ中においても前記Ｓｉ基板４１の表面を覆うように形成され、前記初期酸化膜４２に連続する。
【００１９】
図６（Ｂ）では、またかかるＨＦ中のウェットエッチングの結果、前記酸化膜４４Ａも面積が減少しているのがわかる。
次に図７（Ｃ）の工程で、図６（Ｂ）の構造上にポリシリコンあるいはアモルファスシリコンよりなるＳｉ膜４５を、熱ＣＶＤ法あるいはプラズマＣＶＤ法により、５〜１５０ｎｍの厚さに堆積し、前記空間４２Ａを前記Ｓｉ膜４５により埋める。その際、前記Ｓｉ膜４５は、前記溝４１Ａの底面および側面上の熱酸膜４１Ｂを覆うように堆積する。前記ポリシリコンあるいはアモルファスシリコンは、ＢあるいはＰ等の不純物をドープしておく。前記初期酸化膜４２の厚さが１５ｎｍの場合、前記Ｓｉ膜４５の厚さは５ｎｍ以上、前記初期酸化膜４２の厚さが３０ｎｍの場合には前記Ｓｉ膜４５の厚さは１５ｎｍにするのが好ましい。
【００２０】
図７（Ｃ）の工程では、さらに前記溝４１Ａを完全に埋めるように、ＳｉＯ2 膜４６が熱ＣＶＤ法あるいはプラズマＣＶＤ法により形成される。前記ＳｉＯ2 膜４６を熱ＣＶＤ法で形成する場合には、ＴＥＯＳ等の有機シランを気相原料として使うのが好ましい。また、前記ＳｉＯ2 膜４６をプラズマＣＶＤ法で形成する場合には、ＩＣＰやＥＣＲ型の高密度プラズマＣＶＤ装置を使って基板バイアスを印加した状態で堆積を行なうのが好ましい。典型的には、前記ＳｉＯ2 膜は約７００ｎｍの厚さに形成される。
【００２１】
さらに、図７（Ｃ）の工程では、図中点線で示した、前記ＳｉＮ膜４３よりも上側の領域が、化学機械研磨（ＣＭＰ）により除去され、さらに図７（Ｄ）の工程で前記ＳｉＮ膜４３およびその下の初期酸化膜４２が、それぞれ熱リン酸溶液およびＨＦ水溶液により、前記Ｓｉ基板４１の表面から除去される。
さらに、図８（Ｅ）の工程において、前記図７（Ｃ）の構造がＯ2 ＋ＨＣｌ雰囲気中、９００°Ｃの温度で、あるいは乾燥酸素雰囲気中、１０００°Ｃの温度で熱処理され、前記Ｓｉ膜４５の露出部が選択的に酸化され、前記ＳｉＯ2 膜４６Ａに一体化した酸化膜構造が、段部４６ｂ、４６ｃに対応して形成される。さらに、前記Ｓｉ基板４１上にも、前記酸化工程の結果、酸化膜４６ａが、前記ＳｉＯ2 膜４６Ａに連続して形成される。前記段部４６ｂは前記溝４１Ｂの外側に延出するのに対し、前記段部４６ｃは上方に突出する。
【００２２】
図８（Ｅ）の構造では、また前記溝４１Ａ中にはポリシリコンパターン４５が酸化膜４６Ａ中に埋め込まれた状態で形成される。
図９は、図８（Ｅ）のＳＴＩ構造を使った半導体装置５０の構造を示す。ただし図９中、先に説明した部分には対応する参照符号を付し、説明を省略する。
図９を参照するに、半導体装置５０は図１の半導体装置１０と類似した構成を有するが、素子分離構造としてＳＴＩ構造１２の代わりに、図８（Ｅ）で説明した段部４６ｂおよび４６ｃを有する酸化膜４６Ａを含むＳＴＩ構造が使われる。ただし、段部４６ｂは前記素子分離溝の外側に形成され、段部４６ｃはその内側に、前記素子分離溝の側壁面に対応して形成される。
【００２３】
図１０は、図２に対応する図９の構造の一部を拡大して示す図である。
図１０を参照するに、本実施例ではゲート電極１４Ａは前記ＳｉＯ2 膜４６Ａ上において、前記段部４６ｂ，４６ｃに対応する丸みを帯びた段部の上を延在するため、電界集中に起因するＭＯＳトランジスタのしきい値電圧の低下の問題が回避され、動作特性に図３で説明したようなキンクが出現することはない。また、かかる構成では上に凸の段部４６ｂ，４６ｃが形成されるため、前記ゲート電極１４Ａをポリシリコンあるいまアモルファスシリコン膜のパターニングによって形成する場合にエッチング残さが生じることがない。
［第２実施例］
図１１（Ａ）〜図１２（Ｄ）は、本発明の第２実施例によるＳＴＩ構造を備えた半導体装置６０の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２４】
図１１（Ａ）は先の図７（Ｃ）の工程に対応しており、前記ＳｉＮ膜４３上に、熱酸化膜４１Ｂで覆われた前記溝４１Ａの底面および側壁面を覆うように、また前記初期酸化膜４２の後退により形成された空間４２Ａを埋めるように、ポリシリコンあるいはアモルファスシリコンよりなるＳｉ層４５が、熱ＣＶＤ法あるいはプラズマＣＶＤ法により形成される。
【００２５】
本実施例では、図１１（Ｂ）の工程において、前記Ｓｉ層４５が、等方性あるいは異方性ドライエッチングにより前記溝４１Ａの側壁面および底面から除去され、その結果前記Ｓｉ層４５はＳｉパターン４５Ａとして、前記空間４２Ａ内にのみ残留する。
次に図１２（Ｃ）の工程において、前記溝４１ＡをＳｉＯ2 膜４６により埋め、さらに前記ＳｉＮ膜４３を研磨ストッパとして前記ＳｉＯ2 膜４６を図１２（Ｃ）中、点線の位置まで研磨する。
【００２６】
さらに図１２（Ｄ）の工程において前記ＳｉＮ膜４３およびその下の初期酸化膜４２をそれぞれ熱リン酸およびＨＦ中においてエッチング除去し、さらに前記Ｓｉパターン４５ＡをＯ2 ＋ＨＣｌ雰囲気中、９００°Ｃでの酸化、あるいは乾燥酸素雰囲気中、１０００°Ｃでの酸化により、ＳｉＯ2 に変化させる。その結果、前記溝４１Ａを埋めて、段部４６ｂおよび４６ｃを有するＳｉＯ2 膜４６Ａが形成される。本実施例では、前記溝４１Ａ中にＳｉ層が残留することはない。
【００２７】
図１３は、図１２（Ｄ）のＳＴＩ構造を使った半導体装置７０の構成を示す。ただし図１３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１３を参照するに、前記半導体装置７０では、ＳＴＩ構造を形成する前記ＳｉＯ2 膜４６Ａに、図９の半導体装置５０におけるＳｉＯ2 膜４６Ａと同様な段部が形成されるが、前記半導体装置５０と違って前記ＳｉＯ2 膜４６Ａ中にＳｉパターン４５が残留することはない。
【００２８】
図１４は、図１０に対応する半導体装置７０の部分拡大断面図である。
図１４を参照するに、前記ＳｉＯ2 膜４６Ａは図１０の場合と同様な段部を有するため、前記ゲート電極１４Ａがその上を延在しても電界集中によるＭＯＳトランジスタのしきい値電圧の低下が軽減される。また半導体装置７０では、前記溝４１Ａ中において前記ＳｉＯ2 膜４６Ａ中にポリシリコンあるいはアモルファスシリコンパターンが含まれることはない。
【００２９】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００３０】
本発明の特徴によれば、ＳＴＩ構造を有する半導体装置において、前記ＳＴＩ構造を構成する素子分離溝を埋めるＳｉＯ2膜を、基板表面上、前記素子分離溝の外側まで延在するように、またその際に前記ＳｉＯ2膜が前記基板表面から上方にわずかに突出するように形成することにより、かかるＳｉＯ2膜上をゲート電極が延在しても基板中に電界集中が生じることがなく、しきい値電圧の変動の問題が回避される。その際、本発明では基板表面をドライエッチングによりエッチバックする工程が含まれないため、基板表面が不純物により汚染されることがない。また、前記ＳｉＯ2膜が前記素子分離溝において、上に凸の形状を有するため、ゲート電極をパターニングする際に、従来のＳＴＩ構造で生じがちであった、ＳｉＯ2膜の凹部におけるポリシリコンパターンあるいはアモルファスシリコンパターン残さの残留の問題が解消される。
【図面の簡単な説明】
【図１】従来のＳＴＩ構造を有する半導体装置の構成を示す図である。
【図２】図１の半導体装置の一部を拡大して示す図である。
【図３】図１の半導体装置の問題点を説明する図である。
【図４】（Ａ）〜（Ｄ）は従来のＳＴＩ構造の形成方法を示す図である。
【図５】従来のＳＴＩ構造の別の例を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その１）である。
【図７】（Ｃ），（Ｄ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その２）である。
【図８】（Ｅ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その３）である。
【図９】本発明の第１実施例による半導体装置の構成を示す図である。
【図１０】図９の半導体装置の一部を拡大して示す図である。
【図１１】（Ａ），（Ｂ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その１）である。
【図１２】（Ｃ），（Ｄ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その２）である。
【図１３】本発明の第２実施例による半導体装置の構成を示す図である。
【図１４】図１３の半導体装置の一部を拡大して示す図である。
【符号の説明】
１０，４０，５０，６０，７０ 半導体装置
１１ 基板
１２ ＳＴＩ酸化膜
１３ ゲート酸化膜
１４Ａ，１４Ｂ ゲート電極
１５ 層間絶縁膜
１５Ａ〜１５Ｃ コンタクトホール
１６Ａ〜１６Ｃ 電極
２１，３１，４１ 基板
２１Ａ，４１Ａ 素子分離溝
２３ パッド酸化膜
２４，４３ ＳｉＮ膜
２５，４４ 熱ＣＶＤ酸化膜
２６ 開口部
２７ 微小ＬＯＣＯＳ
２８Ａ，３３ 側壁酸化膜
４２ 初期酸化膜
４２Ａ 空間
４５ Ｓｉ膜
４６ ＳｉＯ2 膜
４６Ａ ＳｉＯ2 パターン
４６ａ 酸化膜
４６ｂ，４６ｃ 段部
【発明の属する技術分野】
本発明は一般に半導体装置に関し、特にシャロートレンチ素子分離（ＳＴＩ）構造を有する半導体装置およびその製造方法に関する。
半導体集積回路装置では、共通の半導体基板上に形成された複数の活性領域を相互に電気的に分離するのに、いわゆる素子分離構造が使われる。
【０００２】
従来の半導体集積回路装置では、かかる素子分離構造としていわゆるＬＯＣＯＳ法により形成したフィールド酸化膜が使われていたが、フィールド酸化膜は活性領域中に侵入するバーズビーク構造を形成するため素子分離領域の面積が活性領域の面積に比べて大きくなりやすく、半導体集積回路装置の微細化に不利になる。このため、最近のサブミクロンあるいはサブハーフミクロンサイズの半導体装置を使った半導体集積回路装置では、従来のフィールド酸化膜に代わって、より面積の小さいシャロートレンチ素子分離（ＳＴＩ）構造が素子分離に使われるようになっている。
【０００３】
【従来の技術】
図１は従来の典型的なＳＴＩ構造を有する半導体装置１０の構成を示す。
図１を参照するに、半導体装置１０はｐ型Ｓｉ基板１１上に形成されたＳＴＩ構造の素子分離領域１２により画成された活性領域上に形成されており、前記Ｓｉ基板１１中には、前記活性領域に対応してＬＤＤ構造を有するｎ型拡散領域１１ａ〜１１ｃが形成されている。さらに、前記活性領域はゲート酸化膜１３により覆われ、前記ゲート酸化膜１３上には前記拡散領域１１ａと１１ｂとの間のチャネル領域に対応して第１のＭＯＳトランジスタのゲート電極１４Ａが、また前記拡散領域１１ｂと１１ｃとの間のチャネル領域に対応して第２のＭＯＳトランジスタのゲート電極１４Ｂが形成されている。
【０００４】
前記ゲート電極１４Ａ．１４Ｂの各々は一対の側壁酸化膜により覆われ、さらに層間絶縁膜１５により覆われる。さらに、前記層間絶縁膜１５中には前記拡散領域１１ａ〜１１ｃを露出するコンタクトホール１５Ａ〜１５Ｃがそれぞれ形成されており、前記コンタクトホール１５Ａ〜１５Ｃはそれぞれポリシリコン電極１６Ａ〜１６Ｃにより埋められる。
【０００５】
図１よりわかるように、前記ＳＴＩ構造の素子分離領域１２は、それぞれ前記Ｓｉ基板１１中に形成された素子分離溝１１Ａおよび１１Ｂと、前記素子分離溝１１Ａ，１１Ｂを埋めて前記領域１２を形成するＳｉＯ2 膜とよりなる。すなわち、かかる素子分離領域１２はバーズビーク構造を形成することがなく、素子分離領域の面積を最小にすることができる。
【０００６】
【発明が解決しようとする課題】
図２は、図１の半導体装置１０の、前記ゲート電極１４Ａに沿った図１の断面図に直交する方向の断面図を示す。ただし、図２中、層間絶縁膜１５あるいは電極１６Ａ，１６Ｂの図示は省略している。また、前記ゲート電極１４Ａの側壁酸化膜も図示を省略した。
【０００７】
図２を参照するに、ＳＴＩ構造１２を形成するＳｉＯ2 膜の表面には、前記Ｓｉ基板１１上のパッド酸化膜のエッチングに伴って、前記Ｓｉ基板１１との境界部に沿って円で囲んで示すように凹部が形成されており、かかる凹部においては前記ＳｉＯ2 膜は鋭角の縁部を形成するのがわかる。かかる鋭角の縁部の存在により、前記ゲート電極１４Ａにゲート電圧が印加された場合、前記ＳｉＯ2 膜には電界の集中が生じ、その結果、前記ゲート電極１４Ａを有するＭＯＳトランジスタのしきい値電圧が、かかる鋭角縁部の近傍において実効的に低下してしまう問題が生じる。
【０００８】
かかる実効的なしきい値電圧の低下が生じると、図３のドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性曲線に示すように、所望のしきい値電圧以下のゲート電圧でＭＯＳトランジスタが導通を始めてしまい、その結果、前記特性曲線中に、ゲート電圧の増大と共にドレイン電流が急増するキンクが出現してしまう。
また、このような構造では、ＳｉＯ2 膜１２に凹部が形成されるため、ゲート電極１４Ａあるいは１４Ｂをポリシリコンあるいはアモルファスシリコンのパターニングによって形成する際に、かかる凹部にポリシリコンあるいはアモルファスシリコンのエッチング残さが残留することがあり、短絡等の問題が生じやすい。
【０００９】
かかるＳＴＩ構造の縁部における電界集中に起因する特性曲線のキンクを回避するために、従来より、図４（Ａ）〜（Ｄ）の工程により形成されるＳＴＩ構造が提案されている。
図４（Ａ）を参照するに、Ｓｉ基板２１上には初期酸化膜２３およびＳｉＮ膜よりなるハードマスク層２４が順次堆積され、さらに前記ＳｉＮ膜２４上には高温ＣＶＤ法により形成されたＳｉＯ2 膜２５が形成される。また、前記膜２３〜２５を貫通して、前記Ｓｉ基板２１を露出する開口部２６が形成される。
【００１０】
次に図４（Ｂ）の工程において図４（Ａ）の構造をウェット雰囲気中で酸化し、前記開口部２６に対応して微小ＬＯＣＯＳ２７を形成し、さらに前記開口部２６の側壁に側壁酸化膜２５Ａを形成する。
さらに、図４（Ｃ）の工程において、前記微小ＬＯＣＯＳ２７を、前記ＳｉＮ膜２４および側壁酸化膜２５Ａをマスクにドライエッチングし、前記Ｓｉ基板２１中に到達する溝２１Ａを形成する。さらに、前記溝２１ＡをＳｉＯ2 膜により充填し、これをエッチバックした後さらに前記ＳｉＮ膜２４を除去する。さらに、このようにして形成されたＳｉＯ2 膜の外側に、図４（Ｄ）に示すように、側壁酸化膜２８Ａを形成する。
【００１１】
かかるＳＴＩ構造では、Ｓｉ基板２１と溝２１Ａとの間に鋭角の縁部が形成されないため、電界集中によるＭＯＳトランジスタのしきい値電圧の減少が回避される。
しかし、このような構成のＳＴＩ構造は形成工程が複雑で、製造費用が増大してしまう問題点を有する。
【００１２】
一方、従来より、図５に示す、より簡単な構成で電界集中の問題を回避できるＳＴＩ構造が提案されている。
図５を参照するに、Ｓｉ基板３１中には溝３１Ａが形成され、前記溝３１ＡはＳｉＯ2 膜３２により充填されている。さらに、図５の構造では、前記ＳｉＯ2 膜３２の前記基板３１上における突出部の両側に側壁絶縁膜３３が、ＳｉＯ2 膜の堆積とエッチバックにより、形成される。
【００１３】
しかし、かかるＳＴＩ構造の形成工程は簡単ではあるが、前記ＳｉＯ2 膜のエッチバック工程に関連して、Ｓｉ基板３１の表面が不純物により汚染されやすい問題を有している。
そこで、本発明は上記の課題を解決した、新規で有用な半導体装置およびその製造方法を提供することを概括的課題とする。
【００１４】
本発明のより具体的な課題は、ＳＴＩ構造を有し、しかもＳＴＩ構造縁部における電界集中を効果的に回避できる半導体装置およびその製造方法を提供することにある。
【００１５】
本発明は、上記の課題を、
請求項１に記載したように、
Ｓｉ基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層と前記第１の酸化膜とを貫通して、前記Ｓｉ基板に到達する溝を形成する工程と、
前記溝において露出された前記第１の酸化膜をエッチングし、前記第１の酸化膜の側壁面を前記溝の側壁面から後退させ、前記Ｓｉ基板の上面と前記研磨ストッパ層の下面との間に、前記溝側壁面において開口した空間を形成する工程と、
前記溝側壁面および底面を酸化し、前記溝側壁面および底面、さらに前記空間により露出された前記Ｓｉ基板の上面を覆うように第２の酸化膜を、前記第１の酸化膜に連続して形成する工程と、
前記研磨ストッパ層及び第２の酸化膜を覆い、前記空間を埋めるようにＳｉ膜を堆積する工程と、
前記Ｓｉ膜上に、前記溝を埋めるように第３の酸化膜を堆積する工程と、
前記第３の酸化膜とその下の前記Ｓｉ膜とを、前記研磨ストッパ層をストッパとして化学機械研磨により除去する工程と、
前記研磨ストッパ層および前記第１の酸化膜を、前記Ｓｉ基板の上面から除去する工程と、
前記Ｓｉ膜を酸化する工程とよりなることを特徴とする、シャロートレンチ素子分離構造を備えた半導体装置の製造方法により、または
請求項２に記載したように、
Ｓｉ基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層とその下の前記第１の酸化膜とを貫通して、前記Ｓｉ基板に到達する溝を形成する工程と、
前記溝において露出された前記第１の酸化膜をエッチングし、前記第１の酸化膜の側壁面を前記溝の側壁面から後退させ、前記Ｓｉ基板の上面と前記研磨ストッパ層の下面との間に、前記溝側壁面において開口した空間を形成する工程と、
前記溝側壁面および底面を酸化し、前記溝側壁面および底面、さらに前記空間により露出された前記Ｓｉ基板の上面を覆うように第２の酸化膜を、前記第１の酸化膜に連続して形成する工程と、
前記溝中において前記空間のみを埋めるようにＳｉ膜を形成する工程と、
前記溝を埋めるように第３の酸化膜を堆積する工程と、
前記第３の酸化膜を、前記研磨ストッパ層をストッパとして化学機械研磨により除去する工程と、
前記研磨ストッパ層および前記第１の酸化膜を、前記Ｓｉ基板の上面から除去する工程と、
前記Ｓｉ膜を酸化する工程とよりなることを特徴とする、シャロートレンチ素子分離構造を備えた半導体装置の製造方法により、または
請求項３に記載したように、
基板中に形成された素子分離溝と、前記素子分離溝を埋める絶縁膜とよりなる素子分離構造を有する半導体装置の製造方法において、
前記基板表面上に形成された酸化膜を、前記素子分離溝の縁部において、前記素子分離溝の側壁面から後退させ、空間を形成する工程と、
前記空間を埋めるようにＳｉ膜を形成する工程と、
前記Ｓｉ膜を残して、前記基板表面から前記酸化膜を除去する工程と、
前記溝を酸化膜で埋める工程と、
前記Ｓｉ膜を酸化して、前記酸化膜の一部となる酸化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法により、または
請求項４に記載したように、
基板中に形成された素子分離溝と、前記素子分離溝を埋める絶縁膜とよりなる素子分離構造の形成方法において、
前記基板表面上に形成された酸化膜を、前記素子分離溝の縁部において、前記素子分離溝の側壁面から後退させ、空間を形成する工程と、
前記空間を埋めるようにＳｉ膜を形成する工程と、
前記Ｓｉ膜を残して、前記基板表面から前記酸化膜を除去する工程と、
前記溝を酸化膜で埋める工程と、
前記Ｓｉ膜を酸化して、前記酸化膜の一部となる酸化膜を形成する工程とを含むことを特徴とする素子分離構造の形成方法により、解決する。
【００１６】
【発明の実施の形態】
［第１実施例］
図６（Ａ）〜図８（Ｅ）は、本発明の第１実施例によるＳＴＩ構造を備えた半導体装置の製造工程を示す。
図６（Ａ）を参照するに、Ｓｉ基板４１上には初期酸化膜４２が熱酸化により、５〜２００ｎｍ、好ましくは１０〜４５ｎｍの厚さに形成され、さらにその上にＳｉＮ膜４３が、熱ＣＶＤ法により、５０〜３００ｎｍ、好ましくは８０〜２００ｎｍの厚さに形成される。さらに、図示の例では前記ＳｉＮ膜４３上に、ハードマスク層として、熱ＣＶＤ法により、ＳｉＯ2 膜４４が１０〜１５０ｎｍの厚さに堆積される。
【００１７】
さらに、図６（Ａ）の工程では前記ＳｉＯ2 膜４４をレジストマスクを使ったドライエッチングによりパターニングし、さらにパターニングされたＳｉＯ2 膜４４をマスクに、前記ＳｉＮ膜４３およびその下の初期酸化膜４２とを順次パターニングする。さらにドライエッチングを継続することにより、前記Ｓｉ基板４１中に素子分離溝４１Ａを、２００〜４００ｎｍ、典型的には約４００ｎｍの深さに形成する。
【００１８】
勿論、素子分離溝４１Ａは、レジストパターンのみをマスクとしたドライエッチングによって形成してもよいし、また前記ＳｉＮ膜４３をハードマスクとしたドライエッチングにより形成してもよい。
次に、図６（Ｂ）の工程において図６（Ａ）の構造をＨＦ中において処理し、前記初期酸化膜４２を、図６（Ｂ）中に矢印で示すように側方にウェットエッチングする。かかるウェットエッチングの結果、前記初期酸化膜４２は５〜２００ｎｍ程度、好ましくは１０〜５０ｎｍ程度後退し、前記溝４１Ａにおいて開口する空間４２Ａが、前記Ｓｉ基板４１の上面と前記ＳｉＮ膜４３の下面との間に形成される。図６（Ｂ）の工程では、さらに前記Ｓｉ基板４１を熱酸化して、前記溝４１Ａの底面および側面を覆う熱酸化膜４１Ｂを、３〜５０ｎｍ、好ましくは約１０ｎｍの厚さに形成する。前記熱酸化膜４１Ｂは前記空間４２Ａ中においても前記Ｓｉ基板４１の表面を覆うように形成され、前記初期酸化膜４２に連続する。
【００１９】
図６（Ｂ）では、またかかるＨＦ中のウェットエッチングの結果、前記酸化膜４４Ａも面積が減少しているのがわかる。
次に図７（Ｃ）の工程で、図６（Ｂ）の構造上にポリシリコンあるいはアモルファスシリコンよりなるＳｉ膜４５を、熱ＣＶＤ法あるいはプラズマＣＶＤ法により、５〜１５０ｎｍの厚さに堆積し、前記空間４２Ａを前記Ｓｉ膜４５により埋める。その際、前記Ｓｉ膜４５は、前記溝４１Ａの底面および側面上の熱酸膜４１Ｂを覆うように堆積する。前記ポリシリコンあるいはアモルファスシリコンは、ＢあるいはＰ等の不純物をドープしておく。前記初期酸化膜４２の厚さが１５ｎｍの場合、前記Ｓｉ膜４５の厚さは５ｎｍ以上、前記初期酸化膜４２の厚さが３０ｎｍの場合には前記Ｓｉ膜４５の厚さは１５ｎｍにするのが好ましい。
【００２０】
図７（Ｃ）の工程では、さらに前記溝４１Ａを完全に埋めるように、ＳｉＯ2 膜４６が熱ＣＶＤ法あるいはプラズマＣＶＤ法により形成される。前記ＳｉＯ2 膜４６を熱ＣＶＤ法で形成する場合には、ＴＥＯＳ等の有機シランを気相原料として使うのが好ましい。また、前記ＳｉＯ2 膜４６をプラズマＣＶＤ法で形成する場合には、ＩＣＰやＥＣＲ型の高密度プラズマＣＶＤ装置を使って基板バイアスを印加した状態で堆積を行なうのが好ましい。典型的には、前記ＳｉＯ2 膜は約７００ｎｍの厚さに形成される。
【００２１】
さらに、図７（Ｃ）の工程では、図中点線で示した、前記ＳｉＮ膜４３よりも上側の領域が、化学機械研磨（ＣＭＰ）により除去され、さらに図７（Ｄ）の工程で前記ＳｉＮ膜４３およびその下の初期酸化膜４２が、それぞれ熱リン酸溶液およびＨＦ水溶液により、前記Ｓｉ基板４１の表面から除去される。
さらに、図８（Ｅ）の工程において、前記図７（Ｃ）の構造がＯ2 ＋ＨＣｌ雰囲気中、９００°Ｃの温度で、あるいは乾燥酸素雰囲気中、１０００°Ｃの温度で熱処理され、前記Ｓｉ膜４５の露出部が選択的に酸化され、前記ＳｉＯ2 膜４６Ａに一体化した酸化膜構造が、段部４６ｂ、４６ｃに対応して形成される。さらに、前記Ｓｉ基板４１上にも、前記酸化工程の結果、酸化膜４６ａが、前記ＳｉＯ2 膜４６Ａに連続して形成される。前記段部４６ｂは前記溝４１Ｂの外側に延出するのに対し、前記段部４６ｃは上方に突出する。
【００２２】
図８（Ｅ）の構造では、また前記溝４１Ａ中にはポリシリコンパターン４５が酸化膜４６Ａ中に埋め込まれた状態で形成される。
図９は、図８（Ｅ）のＳＴＩ構造を使った半導体装置５０の構造を示す。ただし図９中、先に説明した部分には対応する参照符号を付し、説明を省略する。
図９を参照するに、半導体装置５０は図１の半導体装置１０と類似した構成を有するが、素子分離構造としてＳＴＩ構造１２の代わりに、図８（Ｅ）で説明した段部４６ｂおよび４６ｃを有する酸化膜４６Ａを含むＳＴＩ構造が使われる。ただし、段部４６ｂは前記素子分離溝の外側に形成され、段部４６ｃはその内側に、前記素子分離溝の側壁面に対応して形成される。
【００２３】
図１０は、図２に対応する図９の構造の一部を拡大して示す図である。
図１０を参照するに、本実施例ではゲート電極１４Ａは前記ＳｉＯ2 膜４６Ａ上において、前記段部４６ｂ，４６ｃに対応する丸みを帯びた段部の上を延在するため、電界集中に起因するＭＯＳトランジスタのしきい値電圧の低下の問題が回避され、動作特性に図３で説明したようなキンクが出現することはない。また、かかる構成では上に凸の段部４６ｂ，４６ｃが形成されるため、前記ゲート電極１４Ａをポリシリコンあるいまアモルファスシリコン膜のパターニングによって形成する場合にエッチング残さが生じることがない。
［第２実施例］
図１１（Ａ）〜図１２（Ｄ）は、本発明の第２実施例によるＳＴＩ構造を備えた半導体装置６０の製造工程を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００２４】
図１１（Ａ）は先の図７（Ｃ）の工程に対応しており、前記ＳｉＮ膜４３上に、熱酸化膜４１Ｂで覆われた前記溝４１Ａの底面および側壁面を覆うように、また前記初期酸化膜４２の後退により形成された空間４２Ａを埋めるように、ポリシリコンあるいはアモルファスシリコンよりなるＳｉ層４５が、熱ＣＶＤ法あるいはプラズマＣＶＤ法により形成される。
【００２５】
本実施例では、図１１（Ｂ）の工程において、前記Ｓｉ層４５が、等方性あるいは異方性ドライエッチングにより前記溝４１Ａの側壁面および底面から除去され、その結果前記Ｓｉ層４５はＳｉパターン４５Ａとして、前記空間４２Ａ内にのみ残留する。
次に図１２（Ｃ）の工程において、前記溝４１ＡをＳｉＯ2 膜４６により埋め、さらに前記ＳｉＮ膜４３を研磨ストッパとして前記ＳｉＯ2 膜４６を図１２（Ｃ）中、点線の位置まで研磨する。
【００２６】
さらに図１２（Ｄ）の工程において前記ＳｉＮ膜４３およびその下の初期酸化膜４２をそれぞれ熱リン酸およびＨＦ中においてエッチング除去し、さらに前記Ｓｉパターン４５ＡをＯ2 ＋ＨＣｌ雰囲気中、９００°Ｃでの酸化、あるいは乾燥酸素雰囲気中、１０００°Ｃでの酸化により、ＳｉＯ2 に変化させる。その結果、前記溝４１Ａを埋めて、段部４６ｂおよび４６ｃを有するＳｉＯ2 膜４６Ａが形成される。本実施例では、前記溝４１Ａ中にＳｉ層が残留することはない。
【００２７】
図１３は、図１２（Ｄ）のＳＴＩ構造を使った半導体装置７０の構成を示す。ただし図１３中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１３を参照するに、前記半導体装置７０では、ＳＴＩ構造を形成する前記ＳｉＯ2 膜４６Ａに、図９の半導体装置５０におけるＳｉＯ2 膜４６Ａと同様な段部が形成されるが、前記半導体装置５０と違って前記ＳｉＯ2 膜４６Ａ中にＳｉパターン４５が残留することはない。
【００２８】
図１４は、図１０に対応する半導体装置７０の部分拡大断面図である。
図１４を参照するに、前記ＳｉＯ2 膜４６Ａは図１０の場合と同様な段部を有するため、前記ゲート電極１４Ａがその上を延在しても電界集中によるＭＯＳトランジスタのしきい値電圧の低下が軽減される。また半導体装置７０では、前記溝４１Ａ中において前記ＳｉＯ2 膜４６Ａ中にポリシリコンあるいはアモルファスシリコンパターンが含まれることはない。
【００２９】
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００３０】
本発明の特徴によれば、ＳＴＩ構造を有する半導体装置において、前記ＳＴＩ構造を構成する素子分離溝を埋めるＳｉＯ2膜を、基板表面上、前記素子分離溝の外側まで延在するように、またその際に前記ＳｉＯ2膜が前記基板表面から上方にわずかに突出するように形成することにより、かかるＳｉＯ2膜上をゲート電極が延在しても基板中に電界集中が生じることがなく、しきい値電圧の変動の問題が回避される。その際、本発明では基板表面をドライエッチングによりエッチバックする工程が含まれないため、基板表面が不純物により汚染されることがない。また、前記ＳｉＯ2膜が前記素子分離溝において、上に凸の形状を有するため、ゲート電極をパターニングする際に、従来のＳＴＩ構造で生じがちであった、ＳｉＯ2膜の凹部におけるポリシリコンパターンあるいはアモルファスシリコンパターン残さの残留の問題が解消される。
【図面の簡単な説明】
【図１】従来のＳＴＩ構造を有する半導体装置の構成を示す図である。
【図２】図１の半導体装置の一部を拡大して示す図である。
【図３】図１の半導体装置の問題点を説明する図である。
【図４】（Ａ）〜（Ｄ）は従来のＳＴＩ構造の形成方法を示す図である。
【図５】従来のＳＴＩ構造の別の例を示す図である。
【図６】（Ａ），（Ｂ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その１）である。
【図７】（Ｃ），（Ｄ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その２）である。
【図８】（Ｅ）は、本発明の第１実施例による半導体装置の製造工程を示す図（その３）である。
【図９】本発明の第１実施例による半導体装置の構成を示す図である。
【図１０】図９の半導体装置の一部を拡大して示す図である。
【図１１】（Ａ），（Ｂ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その１）である。
【図１２】（Ｃ），（Ｄ）は、本発明の第２実施例による半導体装置の製造工程を示す図（その２）である。
【図１３】本発明の第２実施例による半導体装置の構成を示す図である。
【図１４】図１３の半導体装置の一部を拡大して示す図である。
【符号の説明】
１０，４０，５０，６０，７０ 半導体装置
１１ 基板
１２ ＳＴＩ酸化膜
１３ ゲート酸化膜
１４Ａ，１４Ｂ ゲート電極
１５ 層間絶縁膜
１５Ａ〜１５Ｃ コンタクトホール
１６Ａ〜１６Ｃ 電極
２１，３１，４１ 基板
２１Ａ，４１Ａ 素子分離溝
２３ パッド酸化膜
２４，４３ ＳｉＮ膜
２５，４４ 熱ＣＶＤ酸化膜
２６ 開口部
２７ 微小ＬＯＣＯＳ
２８Ａ，３３ 側壁酸化膜
４２ 初期酸化膜
４２Ａ 空間
４５ Ｓｉ膜
４６ ＳｉＯ2 膜
４６Ａ ＳｉＯ2 パターン
４６ａ 酸化膜
４６ｂ，４６ｃ 段部
Claims (4)
- Ｓｉ基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層と前記第１の酸化膜とを貫通して、前記Ｓｉ基板に到達する溝を形成する工程と、
前記溝において露出された前記第１の酸化膜をエッチングし、前記第１の酸化膜の側壁面を前記溝の側壁面から後退させ、前記Ｓｉ基板の上面と前記研磨ストッパ層の下面との間に、前記溝側壁面において開口した空間を形成する工程と、
前記溝側壁面および底面を酸化し、前記溝側壁面および底面、さらに前記空間により露出された前記Ｓｉ基板の上面を覆うように第２の酸化膜を、前記第１の酸化膜に連続して形成する工程と、
前記研磨ストッパ層及び第２の酸化膜を覆い、前記空間を埋めるようにＳｉ膜を堆積する工程と、
前記Ｓｉ膜上に、前記溝を埋めるように第３の酸化膜を堆積する工程と、
前記第３の酸化膜とその下の前記Ｓｉ膜とを、前記研磨ストッパ層をストッパとして化学機械研磨により除去する工程と、
前記研磨ストッパ層および前記第１の酸化膜を、前記Ｓｉ基板の上面から除去する工程と、
前記Ｓｉ膜を酸化する工程とよりなることを特徴とする、シャロートレンチ素子分離構造を備えた半導体装置の製造方法。 - Ｓｉ基板上に第１の酸化膜を形成する工程と、
前記第１の酸化膜上に研磨ストッパ層を形成する工程と、
前記研磨ストッパ層とその下の前記第１の酸化膜とを貫通して、前記Ｓｉ基板に到達する溝を形成する工程と、
前記溝において露出された前記第１の酸化膜をエッチングし、前記第１の酸化膜の側壁面を前記溝の側壁面から後退させ、前記Ｓｉ基板の上面と前記研磨ストッパ層の下面との間に、前記溝側壁面において開口した空間を形成する工程と、
前記溝側壁面および底面を酸化し、前記溝側壁面および底面、さらに前記空間により露出された前記Ｓｉ基板の上面を覆うように第２の酸化膜を、前記第１の酸化膜に連続して形成する工程と、
前記溝中において前記空間のみを埋めるようにＳｉ膜を形成する工程と、
前記溝を埋めるように第３の酸化膜を堆積する工程と、
前記第３の酸化膜を、前記研磨ストッパ層をストッパとして化学機械研磨により除去する工程と、
前記研磨ストッパ層および前記第１の酸化膜を、前記Ｓｉ基板の上面から除去する工程と、
前記Ｓｉ膜を酸化する工程とよりなることを特徴とする、シャロートレンチ素子分離構造を備えた半導体装置の製造方法。 - 基板中に形成された素子分離溝と、前記素子分離溝を埋める絶縁膜とよりなる素子分離構造を有する半導体装置の製造方法において、
前記基板表面上に形成された酸化膜を、前記素子分離溝の縁部において、前記素子分離溝の側壁面から後退させ、空間を形成する工程と、
前記空間を埋めるようにＳｉ膜を形成する工程と、
前記Ｓｉ膜を残して、前記基板表面から前記酸化膜を除去する工程と、
前記溝を酸化膜で埋める工程と、
前記Ｓｉ膜を酸化して、前記酸化膜の一部となる酸化膜を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 基板中に形成された素子分離溝と、前記素子分離溝を埋める絶縁膜とよりなる素子分離構造の形成方法において、
前記基板表面上に形成された酸化膜を、前記素子分離溝の縁部において、前記素子分離溝の側壁面から後退させ、空間を形成する工程と、
前記空間を埋めるようにＳｉ膜を形成する工程と、
前記Ｓｉ膜を残して、前記基板表面から前記酸化膜を除去する工程と、
前記溝を酸化膜で埋める工程と、
前記Ｓｉ膜を酸化して、前記酸化膜の一部となる酸化膜を形成する工程とを含むことを特徴とする素子分離構造の形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37104998A JP4136145B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置の製造方法 |
| US09/883,233 US6566226B2 (en) | 1998-12-25 | 2001-06-19 | Semiconductor device and fabrication process thereof, method of forming a device isolation structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37104998A JP4136145B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195941A JP2000195941A (ja) | 2000-07-14 |
| JP4136145B2 true JP4136145B2 (ja) | 2008-08-20 |
Family
ID=18498053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37104998A Expired - Fee Related JP4136145B2 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6566226B2 (ja) |
| JP (1) | JP4136145B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10026738B2 (en) | 2015-10-20 | 2018-07-17 | Rohm Co., Ltd. | Semiconductor device and semiconductor integrated circuit using the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020096137A (ko) * | 2001-06-18 | 2002-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 격리막 제조방법 |
| JP4135564B2 (ja) * | 2002-11-12 | 2008-08-20 | 株式会社デンソー | 半導体基板およびその製造方法 |
| JP4532857B2 (ja) * | 2003-07-14 | 2010-08-25 | 富士通セミコンダクター株式会社 | シャロートレンチ分離構造を有する半導体装置の製造方法 |
| US7084483B2 (en) | 2004-05-25 | 2006-08-01 | International Business Machines Corporation | Trench type buried on-chip precision programmable resistor |
| US7141486B1 (en) | 2005-06-15 | 2006-11-28 | Agere Systems Inc. | Shallow trench isolation structures comprising a graded doped sacrificial silicon dioxide material and a method for forming shallow trench isolation structures |
| WO2008022487A1 (fr) * | 2006-08-18 | 2008-02-28 | He Jian Technology(Suzhou)Co.Ltd. | Procédé permettant de fabriquer une isolation par tranchée peu profonde au moyen d'un masque à si3n4 autoaligné |
| RU2751014C1 (ru) * | 2020-08-11 | 2021-07-07 | Федеральное государственное бюджетное военное образовательное учреждение высшего образования "Военно-медицинская академия имени С.М. Кирова" Министерства обороны Российской Федерации (ВМедА) | Способ повышения эффективности интенсивной терапии у тяжелообожженных и крайне тяжелообожженных |
| CN115497869B (zh) * | 2022-11-17 | 2023-04-18 | 合肥新晶集成电路有限公司 | 半导体结构的制备方法及半导体结构 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119848A (ja) * | 1982-12-27 | 1984-07-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60753A (ja) | 1983-06-16 | 1985-01-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS62214638A (ja) | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01260840A (ja) | 1988-04-12 | 1989-10-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0685051A (ja) | 1992-08-31 | 1994-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5455194A (en) * | 1995-03-06 | 1995-10-03 | Motorola Inc. | Encapsulation method for localized oxidation of silicon with trench isolation |
| JP3688816B2 (ja) * | 1996-07-16 | 2005-08-31 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH10303291A (ja) * | 1997-04-25 | 1998-11-13 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| US6153478A (en) * | 1998-01-28 | 2000-11-28 | United Microelectronics Corp. | STI process for eliminating kink effect |
| US6074932A (en) * | 1998-01-28 | 2000-06-13 | Texas Instruments - Acer Incorporated | Method for forming a stress-free shallow trench isolation |
| TW396521B (en) * | 1998-11-06 | 2000-07-01 | United Microelectronics Corp | Process for shallow trench isolation |
-
1998
- 1998-12-25 JP JP37104998A patent/JP4136145B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-19 US US09/883,233 patent/US6566226B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10026738B2 (en) | 2015-10-20 | 2018-07-17 | Rohm Co., Ltd. | Semiconductor device and semiconductor integrated circuit using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6566226B2 (en) | 2003-05-20 |
| JP2000195941A (ja) | 2000-07-14 |
| US20010042896A1 (en) | 2001-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6798038B2 (en) | Manufacturing method of semiconductor device with filling insulating film into trench | |
| US5904540A (en) | Method for manufacturing shallow trench isolation | |
| JPH10199969A (ja) | トレンチ隔離構造を持つ半導体装置の製造方法 | |
| US6020622A (en) | Trench isolation for semiconductor device with lateral projections above substrate | |
| JP4136145B2 (ja) | 半導体装置の製造方法 | |
| JP3058112B2 (ja) | 半導体装置およびその製造方法 | |
| US6107140A (en) | Method of patterning gate electrode conductor with ultra-thin gate oxide | |
| JPH07273330A (ja) | 半導体装置及びその製造方法 | |
| JP2001313396A (ja) | 半導体装置およびその製造方法 | |
| JPH1187490A (ja) | 半導体装置およびその製造方法 | |
| JP2001118919A (ja) | 半導体装置およびその製造方法 | |
| JP3483090B2 (ja) | 半導体装置の製造方法 | |
| JP2002237518A (ja) | 半導体装置及びその製造方法 | |
| JP2003100890A (ja) | 容量素子の製造方法 | |
| US6846721B2 (en) | Manufacturing method of semiconductor device | |
| JPH09283614A (ja) | トレンチ素子分離構造およびその形成方法 | |
| JP3053009B2 (ja) | 半導体装置の製造方法 | |
| JP2798953B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11251318A (ja) | 半導体装置及びその製造方法 | |
| JPH0794733A (ja) | 半導体装置及びその製造方法 | |
| KR100525916B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| JP2003332565A (ja) | 半導体装置及びその製造方法 | |
| KR100372637B1 (ko) | 반도체장치의 제조방법 | |
| KR100538073B1 (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR100353828B1 (ko) | 반도체소자의 소자 격리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040305 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071204 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071204 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080513 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |