JPH01260840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01260840A JPH01260840A JP8821788A JP8821788A JPH01260840A JP H01260840 A JPH01260840 A JP H01260840A JP 8821788 A JP8821788 A JP 8821788A JP 8821788 A JP8821788 A JP 8821788A JP H01260840 A JPH01260840 A JP H01260840A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特に微細幅の素子間分離構造を
形成する方法に関し、 平坦な表面形状を維持しつつ、強い応力場を発生させな
いような、深いトレンチ分離構造の製造方法を提供する
ことを目的とし、 半導体基板の一生面に溝を形成する工程、液溝の側壁に
少なくとも一層の絶縁膜を形成する工程、液溝の内部に
第１の半導体材料を残置して液溝を埋め込む工程、少な
（とも該溝上とその近傍の領域に開口を持つ熱酸化マス
ク層を形成する工程、液溝を覆い、かつ、前記熱酸化マ
スク層と重ならない第２の半導体層を形成する工程、お
よび前記熱酸化マスク層に覆われていない部分を酸化す
る工程を含むことを特徴とする半導体装置の製造方法を
含み構成する。
形成する方法に関し、 平坦な表面形状を維持しつつ、強い応力場を発生させな
いような、深いトレンチ分離構造の製造方法を提供する
ことを目的とし、 半導体基板の一生面に溝を形成する工程、液溝の側壁に
少なくとも一層の絶縁膜を形成する工程、液溝の内部に
第１の半導体材料を残置して液溝を埋め込む工程、少な
（とも該溝上とその近傍の領域に開口を持つ熱酸化マス
ク層を形成する工程、液溝を覆い、かつ、前記熱酸化マ
スク層と重ならない第２の半導体層を形成する工程、お
よび前記熱酸化マスク層に覆われていない部分を酸化す
る工程を含むことを特徴とする半導体装置の製造方法を
含み構成する。
本発明は、半導体装置の製造方法、特に微細幅の素子間
分離構造を形成する方法に関する。
分離構造を形成する方法に関する。
近年、半導体集積回路の規模は急速に増大しており、集
積度の向上が強く望まれている。そのためトランジスタ
に代表される能動素子のみならず、素子分離領域の微細
化が是非とも必要となっている。従来から用いられてい
る素子分離法は、シリ２ンＬＳＩの場合、シリコンの選
択酸化によって形成する５ｉ０２を用いる誘電体分離法
である。しかしこの方法では、いわゆるバーズビーク（
ｂｉｒｄ’５ｂｅａｋ）による能動領域幅の減少や、０
ＭＯ５構造のウェル分離におけるランチアンプ現象の問
題など、分離領域の幅を小さくすることに限界があった
。
積度の向上が強く望まれている。そのためトランジスタ
に代表される能動素子のみならず、素子分離領域の微細
化が是非とも必要となっている。従来から用いられてい
る素子分離法は、シリ２ンＬＳＩの場合、シリコンの選
択酸化によって形成する５ｉ０２を用いる誘電体分離法
である。しかしこの方法では、いわゆるバーズビーク（
ｂｉｒｄ’５ｂｅａｋ）による能動領域幅の減少や、０
ＭＯ５構造のウェル分離におけるランチアンプ現象の問
題など、分離領域の幅を小さくすることに限界があった
。
第３図は０ＭＯ５構造を示す図で、ｐ型のシリコン基板
３１に素子間分離用のフィールド酸化膜３２が形成され
ている。ここでｎウェル３３、ｐ＋拡散領域（ソース／
ドレイン）３４とｎ ” 拡ｋｆ１４１ｇＭ、 （ソー
ス／ドレイン）３５、およびゲート３６を形成してｐチ
ャネルトランジスタ３７、ｎチャネルトランジスタ３８
を形成するのであるが、フィールド酸化膜３２の形成に
おいてはバーズビーク３２ａが形成されるので、フィー
ルド酸化膜３２の幅を小さ（するには限界がある。
３１に素子間分離用のフィールド酸化膜３２が形成され
ている。ここでｎウェル３３、ｐ＋拡散領域（ソース／
ドレイン）３４とｎ ” 拡ｋｆ１４１ｇＭ、 （ソー
ス／ドレイン）３５、およびゲート３６を形成してｐチ
ャネルトランジスタ３７、ｎチャネルトランジスタ３８
を形成するのであるが、フィールド酸化膜３２の形成に
おいてはバーズビーク３２ａが形成されるので、フィー
ルド酸化膜３２の幅を小さ（するには限界がある。
他方、第３図に示されるデバイスにおいて、ｐ＋拡散領
域３４、ｎウェル３３、ｐ型基板３１．ｎ”拡散領域３
５ではｐ−ｎ−ｐ−ｎの寄生サイリスクが形成され、フ
ィールド酸化膜３２の幅を小に形成した場合になんらか
の条件の下ではこの寄生サイリスタがＯＮされ、図に矢
印■で示す方向に電流が流れ放しになるショート現象が
発生し、デバイスの配線を破壊することがある。かかる
現象を防止するためにもフィールド酸化膜３２の幅を小
にするには限界がある。
域３４、ｎウェル３３、ｐ型基板３１．ｎ”拡散領域３
５ではｐ−ｎ−ｐ−ｎの寄生サイリスクが形成され、フ
ィールド酸化膜３２の幅を小に形成した場合になんらか
の条件の下ではこの寄生サイリスタがＯＮされ、図に矢
印■で示す方向に電流が流れ放しになるショート現象が
発生し、デバイスの配線を破壊することがある。かかる
現象を防止するためにもフィールド酸化膜３２の幅を小
にするには限界がある。
そこで現在開発されつつあり、また一部実用化されてい
る技術として、トレンチ分離技術がある。
る技術として、トレンチ分離技術がある。
この方法は、シリコン基板に適当な深さの溝を形成し、
この内部に誘電体ないし誘電体と半導体の４１１Ｎ膜か
らなる充填材を埋め込んで素子間を分離するものである
。
この内部に誘電体ないし誘電体と半導体の４１１Ｎ膜か
らなる充填材を埋め込んで素子間を分離するものである
。
従来、トレンチ分離のうちＣＭＯＳのウェル間分離に用
いられるような５μｍ程度の深いトレンチを用いる分離
構造においては、製造の容易さから、トレンチ内を酸化
した後多結晶シリコン（ポリシリコン）を埋め込み、そ
の表面を厚く酸化して分離する構造および製造方法が用
いられてきた。
いられるような５μｍ程度の深いトレンチを用いる分離
構造においては、製造の容易さから、トレンチ内を酸化
した後多結晶シリコン（ポリシリコン）を埋め込み、そ
の表面を厚く酸化して分離する構造および製造方法が用
いられてきた。
Ｒ，Ｄ、Ｒｕｎｇが“ＴＲｔ！ＮＣ）ｌ ｌ５ＯＬＡＴ
ＩＯＮ ＰＲＯＳＰＥＣＴＳＦＯＲＡＰＩ’ＬＩＣＡＴ
ＩＯＮ ＩＮ ＣＭＯＳ ＶＬＳＩ” Ｉ
Ｅ Ｄ Ｍ Ｔｅｃｈ。
ＩＯＮ ＰＲＯＳＰＥＣＴＳＦＯＲＡＰＩ’ＬＩＣＡＴ
ＩＯＮ ＩＮ ＣＭＯＳ ＶＬＳＩ” Ｉ
Ｅ Ｄ Ｍ Ｔｅｃｈ。
１）ｉｇ、 ｐａｐｅｒ ２６．Ｌ １９８４において
述べているような従来の製造方法を、第４図を参照して
説明する。
述べているような従来の製造方法を、第４図を参照して
説明する。
ここではｐ型基板にｎウェルを形成する０ＭＯ３構造で
示す。
示す。
ｐ型シリコン基板１１に５ｉＯｚ膜１２と窒化シリコン
膜（Ｓｉ３Ｎｑ膜）１３を形成し、適当なマスクを用い
てこれらをエツチングし、続いてトレンチ（溝）１４を
エツチング形成した後、トレンチの内部を酸化しｔ ５
ｉ０２股１５を形成する（同図（ａ））。この上にポリ
シリコン１６を厚く成長し、エッチバックしてトレンチ
１４内に埋め込む。この表面を酸化してＳｉＯ２膜１７
全１７した後、窒化シリコン１Ｊ１３を除去し、ｎウェ
ル１８を形成し、再び窒化シリコン膜１９を成長してそ
れにフィールド領域を選択酸化するためのパターンをエ
ツチングする（同図（ｂ））。
膜（Ｓｉ３Ｎｑ膜）１３を形成し、適当なマスクを用い
てこれらをエツチングし、続いてトレンチ（溝）１４を
エツチング形成した後、トレンチの内部を酸化しｔ ５
ｉ０２股１５を形成する（同図（ａ））。この上にポリ
シリコン１６を厚く成長し、エッチバックしてトレンチ
１４内に埋め込む。この表面を酸化してＳｉＯ２膜１７
全１７した後、窒化シリコン１Ｊ１３を除去し、ｎウェ
ル１８を形成し、再び窒化シリコン膜１９を成長してそ
れにフィールド領域を選択酸化するためのパターンをエ
ツチングする（同図（ｂ））。
ｐ型側のフィールド領域２ｏにチャネルストップの不純
物を打ち込んでチャネルカット層２２を形成した後、フ
ィールド酸化してＳｉＯ２膜２１全２１し、窒化シリコ
ン膜１９を除去して素子分離が完了する（同図（Ｃ））
。
物を打ち込んでチャネルカット層２２を形成した後、フ
ィールド酸化してＳｉＯ２膜２１全２１し、窒化シリコ
ン膜１９を除去して素子分離が完了する（同図（Ｃ））
。
ところがこの方法によると、誘電体分離のために設けた
５ｉ０２膜１５が存在するために、フィールド酸化時に
この５ｉ０２膜１５中をオキシダントが第４図（ｂ）に
矢印で示す方向に拡散して、縦方向のバーズビーク２３
が発生する。そしてこのバーズビークは、通常の選択酸
化時のバーズビークに比べてはるかに強い応力場を発生
させる。その理由は、基板表面にフィールド酸化膜を形
成する場合、第３図を参照すると破線で部分的に示す窒
化シリコン膜３９を用いるのであるが、５ｉＯｚが形成
されて体積が増大する場合（約２倍）、窒化シリコン膜
３９の端部分を押し上げることができるため、バーズビ
ークが形成される部分で強い応力場が発生することはな
いのであるが、第４図ｆｃ）に示される例でバーズビー
ク２３が形成されその部分の体積が増大するとき、まわ
りはシリコン基板のバルクとポリシリコンがいわばぎっ
しり詰まった状態にあるため容積が増大しようとする状
態が押え込まれ、バーズビークのまわりに強い応力場が
発生するのである。
５ｉ０２膜１５が存在するために、フィールド酸化時に
この５ｉ０２膜１５中をオキシダントが第４図（ｂ）に
矢印で示す方向に拡散して、縦方向のバーズビーク２３
が発生する。そしてこのバーズビークは、通常の選択酸
化時のバーズビークに比べてはるかに強い応力場を発生
させる。その理由は、基板表面にフィールド酸化膜を形
成する場合、第３図を参照すると破線で部分的に示す窒
化シリコン膜３９を用いるのであるが、５ｉＯｚが形成
されて体積が増大する場合（約２倍）、窒化シリコン膜
３９の端部分を押し上げることができるため、バーズビ
ークが形成される部分で強い応力場が発生することはな
いのであるが、第４図ｆｃ）に示される例でバーズビー
ク２３が形成されその部分の体積が増大するとき、まわ
りはシリコン基板のバルクとポリシリコンがいわばぎっ
しり詰まった状態にあるため容積が増大しようとする状
態が押え込まれ、バーズビークのまわりに強い応力場が
発生するのである。
従って、従来の方法では転位欠陥が発生しやすく、大規
模な集積回路を製造することができないという問題を生
じていた。
模な集積回路を製造することができないという問題を生
じていた。
そしてこの応力を緩和して転位の発生を避けるため、Ｃ
，Ｗ、Ｔｅｎｇたちは、” ＤＥＦＥＣＴ ＧＥＮＥＲ
ＡＴＩＯＮ ＴＮＴＲＥＮＣＨｌ５ＯＲＡＴＩＯＮ″、
Ｉ ｔ！ Ｄ Ｍ Ｔｅｃｈ、 Ｄｉｇ、
ｐａｐｅｒ２６．４．１９８４において、トレンチ内に
ポリシリコンを埋め込む前に、窒化シリコンと５ｉ０２
からなる積層膜を形成する方法を提案している。しかし
この方法では、トレンチ側壁部に形成した窒化シリコン
が酸化されないためにそれを除去する工程でトレンチ内
に向かって切り込みを生じ、形成されたトレンチ分離領
域の表面を平坦な形状にすることが困難であるという問
題点があった。
，Ｗ、Ｔｅｎｇたちは、” ＤＥＦＥＣＴ ＧＥＮＥＲ
ＡＴＩＯＮ ＴＮＴＲＥＮＣＨｌ５ＯＲＡＴＩＯＮ″、
Ｉ ｔ！ Ｄ Ｍ Ｔｅｃｈ、 Ｄｉｇ、
ｐａｐｅｒ２６．４．１９８４において、トレンチ内に
ポリシリコンを埋め込む前に、窒化シリコンと５ｉ０２
からなる積層膜を形成する方法を提案している。しかし
この方法では、トレンチ側壁部に形成した窒化シリコン
が酸化されないためにそれを除去する工程でトレンチ内
に向かって切り込みを生じ、形成されたトレンチ分離領
域の表面を平坦な形状にすることが困難であるという問
題点があった。
第５図に上記したトレンチ構造が断面図に示され、図中
、第４図に示した部分と同じ部分は同じ符号で示すとし
て、２４と２６は窒化シリコン膜、２５はＳ＋０２膜で
ある。ここで、先ず窒化シリコン膜２６を除去するにお
いて、それが基板表面に残存することのないよう十分に
エツチングを行うとトレンチの側壁上の窒化シリコン膜
２６が図にＡで示す部分までオーバーエツチングされる
。次に５ｉ０２膜２５のエツチングにおいても同様にし
てトレンチ側壁上の５ｉ０２１！２５は図にＢで示す部
分までオーバーエツチングされ、同様にして窒化シリコ
ン膜２４のエツチングでは図にＣで示す位置までオーバ
ーエツチングされ、トレンチの周縁部分に凹凸が形成さ
れるものである。
、第４図に示した部分と同じ部分は同じ符号で示すとし
て、２４と２６は窒化シリコン膜、２５はＳ＋０２膜で
ある。ここで、先ず窒化シリコン膜２６を除去するにお
いて、それが基板表面に残存することのないよう十分に
エツチングを行うとトレンチの側壁上の窒化シリコン膜
２６が図にＡで示す部分までオーバーエツチングされる
。次に５ｉ０２膜２５のエツチングにおいても同様にし
てトレンチ側壁上の５ｉ０２１！２５は図にＢで示す部
分までオーバーエツチングされ、同様にして窒化シリコ
ン膜２４のエツチングでは図にＣで示す位置までオーバ
ーエツチングされ、トレンチの周縁部分に凹凸が形成さ
れるものである。
そこで本発明は、平坦な表面形状を維持しつつ、強い応
力場を発生させないような、深いトレンチ分離構造の製
造方法を提供することを目的とする。
力場を発生させないような、深いトレンチ分離構造の製
造方法を提供することを目的とする。
本発明では、半導体基板に溝を形成し、液溝の側壁に少
なくとも一層の絶縁膜を形成し、液溝の内部に第１の半
導体材料を残置して液溝を埋め込み、少なくとも該溝上
のその近傍の領域に開口を持つ熱酸化マスク層を形成し
、液溝を覆い、かつ、前記熱酸化マスク層と重ならない
第２の半導体層を形成し、前記熱酸化マスク層に覆われ
ていない部分を酸化する方法による。
なくとも一層の絶縁膜を形成し、液溝の内部に第１の半
導体材料を残置して液溝を埋め込み、少なくとも該溝上
のその近傍の領域に開口を持つ熱酸化マスク層を形成し
、液溝を覆い、かつ、前記熱酸化マスク層と重ならない
第２の半導体層を形成し、前記熱酸化マスク層に覆われ
ていない部分を酸化する方法による。
本発明の方法によると、次のようにして前記問題点が解
決できる。
決できる。
先ず、フィールド酸化時に側壁の５ｉ０２はポリシリコ
ンに覆われているから、酸化性雰囲気から隔離されるこ
ととなり、このＳｉＯ＋を通したオキシダントの拡散が
起らず、縦方向のバーズビークを往じない。その結果強
い応力場が生じないので、転位の発生を抑制することが
できる。ポリシリコンが比較的薄い場合には、フィール
ド酸化によってその全体がＳｉＯ２に変換されることに
なるが、その後の酸化時間が十分短いように膜厚を選ん
でおけば、転位の発生は抑制できる。
ンに覆われているから、酸化性雰囲気から隔離されるこ
ととなり、このＳｉＯ＋を通したオキシダントの拡散が
起らず、縦方向のバーズビークを往じない。その結果強
い応力場が生じないので、転位の発生を抑制することが
できる。ポリシリコンが比較的薄い場合には、フィール
ド酸化によってその全体がＳｉＯ２に変換されることに
なるが、その後の酸化時間が十分短いように膜厚を選ん
でおけば、転位の発生は抑制できる。
以下、本発明を図示の実施例により具体的に説明する。
第１図は本発明の一実施例の説明図である。この実施例
では、半導体基板例えばｐ型基板にｎウェルを形成する
ＣＭＯＳデバイスのウェル分離と素子間分離を形成する
場合について示す。
では、半導体基板例えばｐ型基板にｎウェルを形成する
ＣＭＯＳデバイスのウェル分離と素子間分離を形成する
場合について示す。
先ず、ｐ型のシリコン基板１１の上にＳｉＯ２膜１２膜
室２シリコン膜１３とを用い、それをバターニングし、
エツチングによってシリコン基板１１の一生面にトレン
チ（溝） １４を形成しその内壁を酸化してＳｉｏ２
ＭＩＨ５を形成した後、第１の半導体材料例えばポリシ
リコン１６を埋め込んで、その表面を薄く酸化してＳｉ
Ｏ＋膜１７’を形成する（同図（ａ））。
室２シリコン膜１３とを用い、それをバターニングし、
エツチングによってシリコン基板１１の一生面にトレン
チ（溝） １４を形成しその内壁を酸化してＳｉｏ２
ＭＩＨ５を形成した後、第１の半導体材料例えばポリシ
リコン１６を埋め込んで、その表面を薄く酸化してＳｉ
Ｏ＋膜１７’を形成する（同図（ａ））。
次に窒化シリコン膜１３を除去し、ｎウェル１８を形成
し、新たに熱酸化マスク層となる窒化シリコン膜１９を
形成してトレンチ上とその周辺およびフィールドとなる
領域（同図には図示していない）に開口する。次にｐ型
領域のフィールド部にチャネルストッパーとなる不純物
を打ち込んでチャネルカット層２２を形成し、第２の半
導体材料例えばポリシリコン２７を成長し、トレンチ付
近の窒化シリコン膜１９の開口部のみに膜１９と重なら
ないようパターン形成する（同図（ｂ））。ここで、ポ
リシリコン２７の膜Ｊｇはフィールド酸化膜の膜厚の１
／２以下、かつ１／８以上の範囲内にあるとよく、２０
００人程度が好適であることが実験により確認された。
し、新たに熱酸化マスク層となる窒化シリコン膜１９を
形成してトレンチ上とその周辺およびフィールドとなる
領域（同図には図示していない）に開口する。次にｐ型
領域のフィールド部にチャネルストッパーとなる不純物
を打ち込んでチャネルカット層２２を形成し、第２の半
導体材料例えばポリシリコン２７を成長し、トレンチ付
近の窒化シリコン膜１９の開口部のみに膜１９と重なら
ないようパターン形成する（同図（ｂ））。ここで、ポ
リシリコン２７の膜Ｊｇはフィールド酸化膜の膜厚の１
／２以下、かつ１／８以上の範囲内にあるとよく、２０
００人程度が好適であることが実験により確認された。
またポリシリコン２７にリンイオンを打ち込んでおいて
等方性エツチングを行うことにより、テーパーを付けて
おくことが平坦性確保のために望ましい。それには、第
２図を参照すると、 ＳｉＯ＋股１７股上７°上したポ
リシリコン２７の表面にリンイオンを打ち込むと、ポリ
シリコンの表面は図に×印で示す部分がリンイオンによ
って結晶格子が乱され、エツチング（ドライでもウェッ
トでもよい）速度が早くなる。ここで、レジスト２８を
マスクにして等方性エツチングを行うと、イオン打込み
がないと破線で示されるように等方向にエツチングされ
るのに対し、表面の結晶格子が乱されているため早くエ
ツチングされ、実線で示すようにチーバージた形状が得
られるのである。
等方性エツチングを行うことにより、テーパーを付けて
おくことが平坦性確保のために望ましい。それには、第
２図を参照すると、 ＳｉＯ＋股１７股上７°上したポ
リシリコン２７の表面にリンイオンを打ち込むと、ポリ
シリコンの表面は図に×印で示す部分がリンイオンによ
って結晶格子が乱され、エツチング（ドライでもウェッ
トでもよい）速度が早くなる。ここで、レジスト２８を
マスクにして等方性エツチングを行うと、イオン打込み
がないと破線で示されるように等方向にエツチングされ
るのに対し、表面の結晶格子が乱されているため早くエ
ツチングされ、実線で示すようにチーバージた形状が得
られるのである。
そしてこれを９００℃でウェット ０２酸化して５ｉ０
２膜２１′を形成し、窒化シリコン膜１９を除去してウ
ェル分離および素子分離工程を完了する（同図（Ｃ））
。
２膜２１′を形成し、窒化シリコン膜１９を除去してウ
ェル分離および素子分離工程を完了する（同図（Ｃ））
。
この実施例で５ｔ０２１７°は後に窒化シリコン膜１３
および１９をエツチングする際のストンバーであるが、
そのエツチング方法によっては省略可能である。また、
第１と第２の半導体材料としてポリシリコンを用いたが
、ポリシリコンに限定されるものではなく、例えばアモ
ルファスシリコンも用いることができる。
および１９をエツチングする際のストンバーであるが、
そのエツチング方法によっては省略可能である。また、
第１と第２の半導体材料としてポリシリコンを用いたが
、ポリシリコンに限定されるものではなく、例えばアモ
ルファスシリコンも用いることができる。
また、ポリシリコン２３にテーパーを付ける方法は前記
した方法に限定されず、上記実施例では窒化シリコンＭ
！ｉ！１３を除去し再び窒化シリコン膜１９を形成した
が、窒化シリコン膜１３をそのままフィールド領域を画
定する熱酸化マスクとして用いることもできる。
した方法に限定されず、上記実施例では窒化シリコンＭ
！ｉ！１３を除去し再び窒化シリコン膜１９を形成した
が、窒化シリコン膜１３をそのままフィールド領域を画
定する熱酸化マスクとして用いることもできる。
この実施例では誘電体分離のためにトレンチ内を酸化し
て形成した５ｉＯ２１５を用いたのであるが、積層膜を
トレンチ内に形成してさらに応力緩和するようにしても
良い。
て形成した５ｉＯ２１５を用いたのであるが、積層膜を
トレンチ内に形成してさらに応力緩和するようにしても
良い。
上記の説明では、ＣＭＯＳデバイスのウェル分離を例に
説明したが、本発明の通用範囲はその場合に限定される
ものでなく、本発明方法はバイポーラ素子でも、バイポ
ーラ素子とＭＯＳ素子を組み合セたいわゆる８ｆＭＯ５
素子でも、同様に通用可能である。
説明したが、本発明の通用範囲はその場合に限定される
ものでなく、本発明方法はバイポーラ素子でも、バイポ
ーラ素子とＭＯＳ素子を組み合セたいわゆる８ｆＭＯ５
素子でも、同様に通用可能である。
以上のように本発明によれば、トレンチ分離構造におい
て、表面の平坦性を損なうことなく、強い応力場の発生
を抑制することができる。従って、本発明の製造方法を
用いれば、転位欠陥による不良および表面の段差に起因
する不良を大幅に減少させることができ、半導体装置の
製造歩留りおよび信頼性が向上する。
て、表面の平坦性を損なうことなく、強い応力場の発生
を抑制することができる。従って、本発明の製造方法を
用いれば、転位欠陥による不良および表面の段差に起因
する不良を大幅に減少させることができ、半導体装置の
製造歩留りおよび信頼性が向上する。
第１図は本発明の一実施例の図で、その（ａｌと（Ｃ１
は断面図、（ｂ）は部分的に断面を示す斜視図、第２図
はテーパーエツチングを説明する断面図、第３図はＣＭ
ＯＳデバイスの断面図、 第４図（ａｌ〜（Ｃ１は従来例断面図、第５図は他の従
来例の断面図 である。 図中、 １１はシリコン基板、 ｌ２は ５ｔＯｚ膜、 １３は窒化シリコン膜、 １４はトレンチ、 １５ば ＳｉＯ２膜、 １６はポリシリコン、 １７と１７′は ５ｒ０２ 膜、 １８はｎウェル、 １９は窒化シリコン膜、 ２０はフィールド領域、 ２１と２１１はフィールド酸化ｊ漠、 ２２と２２′はチャネルカット層、 ２３はバーズビーク、 ２４は窒化シリコン膜、 ２５は ５ｉ０２膜、 ２６は窒化シリコン膜、 ２７はポリシリコン、 ２８はレジスト を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 ｆｉ −７Ａ）コミ更 １２ ５ｉｎ２腫 ２１’ ５ｉＯｚ績 第１ 図 ”５”−ハ’−１−−／ケシフ゛ｉｍｌａＭｖｂ助りｍ
第２図 ＣＭＯ５う４バイ又へ廿面ば口 第３図 ＋２ ５ｉＯｚ膠 １３ ）３ヒンリフン１※ ２１ 沼１．＋田クイし紅参 ２２ チτ嗜Ｖ弘、ト肴シ 第４図 ２３ パー、１−７第３図
は断面図、（ｂ）は部分的に断面を示す斜視図、第２図
はテーパーエツチングを説明する断面図、第３図はＣＭ
ＯＳデバイスの断面図、 第４図（ａｌ〜（Ｃ１は従来例断面図、第５図は他の従
来例の断面図 である。 図中、 １１はシリコン基板、 ｌ２は ５ｔＯｚ膜、 １３は窒化シリコン膜、 １４はトレンチ、 １５ば ＳｉＯ２膜、 １６はポリシリコン、 １７と１７′は ５ｒ０２ 膜、 １８はｎウェル、 １９は窒化シリコン膜、 ２０はフィールド領域、 ２１と２１１はフィールド酸化ｊ漠、 ２２と２２′はチャネルカット層、 ２３はバーズビーク、 ２４は窒化シリコン膜、 ２５は ５ｉ０２膜、 ２６は窒化シリコン膜、 ２７はポリシリコン、 ２８はレジスト を示す。 特許出願人 富士通株式会社 代理人弁理士 久木元 彰 ｆｉ −７Ａ）コミ更 １２ ５ｉｎ２腫 ２１’ ５ｉＯｚ績 第１ 図 ”５”−ハ’−１−−／ケシフ゛ｉｍｌａＭｖｂ助りｍ
第２図 ＣＭＯ５う４バイ又へ廿面ば口 第３図 ＋２ ５ｉＯｚ膠 １３ ）３ヒンリフン１※ ２１ 沼１．＋田クイし紅参 ２２ チτ嗜Ｖ弘、ト肴シ 第４図 ２３ パー、１−７第３図
Claims (2)
- （１）半導体基板（１１）の一主面に溝（１４）を形成
する工程、 該溝（１４）の側壁に少なくとも一層の絶縁膜（１５）
を形成する工程、 該溝（１４）の内部に第１の半導体材料（１６）を残置
して該溝を埋め込む工程、 少なくとも該溝上とその近傍の領域に開口を持つ熱酸化
マスク層（１９）を形成する工程、該溝（１４）を覆い
、かつ、前記熱酸化マスク層（１９）と重ならない第２
の半導体層（２７）を形成する工程、および 前記熱酸化マスク層（１９）に覆われていない部分を酸
化する工程を含むことを特徴とする半導体装置の製造方
法。 - （２）第２の半導体層は、その周囲にテーパーをもたせ
て形成することを特徴とする請求項１に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8821788A JPH01260840A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8821788A JPH01260840A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01260840A true JPH01260840A (ja) | 1989-10-18 |
Family
ID=13936728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8821788A Pending JPH01260840A (ja) | 1988-04-12 | 1988-04-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01260840A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566226B2 (en) | 1998-12-25 | 2003-05-20 | Fujitsu Limited | Semiconductor device and fabrication process thereof, method of forming a device isolation structure |
| US8592284B2 (en) | 2008-08-20 | 2013-11-26 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
-
1988
- 1988-04-12 JP JP8821788A patent/JPH01260840A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6566226B2 (en) | 1998-12-25 | 2003-05-20 | Fujitsu Limited | Semiconductor device and fabrication process thereof, method of forming a device isolation structure |
| US8592284B2 (en) | 2008-08-20 | 2013-11-26 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
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