JPH0799313A - 半導体デバイスを分離する方法およびメモリー集積回路アレイ - Google Patents
半導体デバイスを分離する方法およびメモリー集積回路アレイInfo
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- JPH0799313A JPH0799313A JP6127347A JP12734794A JPH0799313A JP H0799313 A JPH0799313 A JP H0799313A JP 6127347 A JP6127347 A JP 6127347A JP 12734794 A JP12734794 A JP 12734794A JP H0799313 A JPH0799313 A JP H0799313A
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Abstract
(57)【要約】 （修正有）
【目的】 従来のＬＯＣＯＳ法の欠点である、デバイス
の活性領域内へのフィールド酸化物の侵入を抑え、サブ
ミクロン・リトグラフィに必要な表面トポロジーの平面
性を克服した半導体処理デバイスの分離方法と、それを
用いて作成したメモリー集積回路アレイを提供する。 【構成】 トレンチおよびリフィル技術により基板１
２上に非ＬＯＣＯＳ絶縁デバイス分離ブロック２８を設
けてその間に凹状の溝空間を形成し、溝空間内にゲー
ト誘電体を設け、基板およびゲート誘電体上に導電性
材料層を隣接する分離ブロック間の溝空間を完全に充填
するに充分な厚さに設け、導電性材料層を化学機械的
に研磨して平坦な導電性材料上面を提供し、この導電
性材料層をフォトパターンニングしかつエッチングして
複数の分離ブロックに重なる導電性ランナー４４を設け
る。
の活性領域内へのフィールド酸化物の侵入を抑え、サブ
ミクロン・リトグラフィに必要な表面トポロジーの平面
性を克服した半導体処理デバイスの分離方法と、それを
用いて作成したメモリー集積回路アレイを提供する。 【構成】 トレンチおよびリフィル技術により基板１
２上に非ＬＯＣＯＳ絶縁デバイス分離ブロック２８を設
けてその間に凹状の溝空間を形成し、溝空間内にゲー
ト誘電体を設け、基板およびゲート誘電体上に導電性
材料層を隣接する分離ブロック間の溝空間を完全に充填
するに充分な厚さに設け、導電性材料層を化学機械的
に研磨して平坦な導電性材料上面を提供し、この導電
性材料層をフォトパターンニングしかつエッチングして
複数の分離ブロックに重なる導電性ランナー４４を設け
る。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に対する分離
技術およびメモリー・アレイに関する。
技術およびメモリー・アレイに関する。
【０００２】
【従来の技術】電子回路の実現は、分離された回路素
子、別名デバイスを特定の電気経路を介して接続するこ
とを含む。集積回路を半導体基板に組付ける際、基板内
部のデバイスを当該基板内部の他のデバイスから電気的
に分離することができねばならない。これらデバイス
は、その後特定の所望の回路形態をなすように相互に接
続される。
子、別名デバイスを特定の電気経路を介して接続するこ
とを含む。集積回路を半導体基板に組付ける際、基板内
部のデバイスを当該基板内部の他のデバイスから電気的
に分離することができねばならない。これらデバイス
は、その後特定の所望の回路形態をなすように相互に接
続される。
【０００３】デバイスを分離するための１つの一般的な
技術は（シリコンの局部酸化（ＬＯＣａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）のための）ＬＯＣＯ
Ｓ分離法と呼ばれ、この技術は、バルク基板の不活性領
域（即ち、フィールド領域）におけるセミ・リセスド
（ｓｅｍｉ−ｒｅｃｅｓｓｅｄ）酸化物の形成を含む。
このような酸化物は、典型的には、２乃至４時間にわた
り約１０００℃の温度でバルク・シリコン基板の湿式酸
化により熱的に成長させられる。この酸化物は、基板上
の他のシリコン領域にマスキング材料が存在しない場合
に成長する。フィールド酸化物が要求されない領域を覆
うため使用される典型的なマスキング材料は、Ｓｉ3Ｎ4
の如き窒化物である。
技術は（シリコンの局部酸化（ＬＯＣａｌ Ｏｘｉｄａ
ｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）のための）ＬＯＣＯ
Ｓ分離法と呼ばれ、この技術は、バルク基板の不活性領
域（即ち、フィールド領域）におけるセミ・リセスド
（ｓｅｍｉ−ｒｅｃｅｓｓｅｄ）酸化物の形成を含む。
このような酸化物は、典型的には、２乃至４時間にわた
り約１０００℃の温度でバルク・シリコン基板の湿式酸
化により熱的に成長させられる。この酸化物は、基板上
の他のシリコン領域にマスキング材料が存在しない場合
に成長する。フィールド酸化物が要求されない領域を覆
うため使用される典型的なマスキング材料は、Ｓｉ3Ｎ4
の如き窒化物である。
【０００４】
【発明が解決しようとする課題】しかし、窒化物マスク
のエッジにおいては、オキシダントの一部もまたこのエ
ッジの真下で側方へ拡散する。これは、酸化物を窒化物
エッジの下方に成長させてこの窒化物エッジを持上げ
る。窒化物エッジにおける酸化物の形状は、パッド酸化
物（ｐａｄ ｏｘｉｄｅ）の前に形成された薄層内へ融
合する緩やかにテーパ状をなす酸化物楔形（ｗｅｄｇ
ｅ）の形状であり、「鳥の嘴」と呼ばれる。この鳥の嘴
は、実質的にデバイスの活性領域内へのフィールド酸化
物の側方の張出しである。
のエッジにおいては、オキシダントの一部もまたこのエ
ッジの真下で側方へ拡散する。これは、酸化物を窒化物
エッジの下方に成長させてこの窒化物エッジを持上げ
る。窒化物エッジにおける酸化物の形状は、パッド酸化
物（ｐａｄ ｏｘｉｄｅ）の前に形成された薄層内へ融
合する緩やかにテーパ状をなす酸化物楔形（ｗｅｄｇ
ｅ）の形状であり、「鳥の嘴」と呼ばれる。この鳥の嘴
は、実質的にデバイスの活性領域内へのフィールド酸化
物の側方の張出しである。
【０００５】サブミクロン技術のための従来のＬＯＣＯ
Ｓ法は、多くの制約を有する。第１に、鳥の嘴構造は、
デバイスの活性領域内へのフィールド酸化物の受入れ難
く大きな侵入を生じる。第２に、ｎ−チャンネルＭＯＳ
ＦＥＴの典型的なチャンネル・ストッパのインプラント
からのホウ素が、フィールド酸化物の成長および他の高
温度段階において過度に再分布されて、受入れ難い狭い
幅の悪影響をもたらす。第３に、ＬＯＣＯＳによる結果
として生じる表面トポロジの平面性（ｐｌａｎａｒｉｔ
ｙ）が、サブミクロン・リトグラフィの要件のためには
不充分である。
Ｓ法は、多くの制約を有する。第１に、鳥の嘴構造は、
デバイスの活性領域内へのフィールド酸化物の受入れ難
く大きな侵入を生じる。第２に、ｎ−チャンネルＭＯＳ
ＦＥＴの典型的なチャンネル・ストッパのインプラント
からのホウ素が、フィールド酸化物の成長および他の高
温度段階において過度に再分布されて、受入れ難い狭い
幅の悪影響をもたらす。第３に、ＬＯＣＯＳによる結果
として生じる表面トポロジの平面性（ｐｌａｎａｒｉｔ
ｙ）が、サブミクロン・リトグラフィの要件のためには
不充分である。
【０００６】従来のＬＯＣＯＳ法の短所を克服するため
に、酸化物トレンチおよびリフィル（ｏｘｉｄｅ ｔｒ
ｅｎｃｈ ａｎｄ ｒｅｆｉｌｌ）法が用いられてき
た。この方法は、典型的に、基板にトレンチを設け、次
にこのトレンチが化学気相成長（ＣＶＤ）ＳｉＯ2で充
填される。このＣＶＤ ＳｉＯ2層は、次に平坦面を生
じるため再びエッチングされる。
に、酸化物トレンチおよびリフィル（ｏｘｉｄｅ ｔｒ
ｅｎｃｈ ａｎｄ ｒｅｆｉｌｌ）法が用いられてき
た。この方法は、典型的に、基板にトレンチを設け、次
にこのトレンチが化学気相成長（ＣＶＤ）ＳｉＯ2で充
填される。このＣＶＤ ＳｉＯ2層は、次に平坦面を生
じるため再びエッチングされる。
【０００７】現在ある分離技術に勝る改善が望ましい。
【０００８】
【課題を解決するための手段】本発明の一特質によれ
ば、半導体処理デバイス分離方法は、トレンチおよびリ
フィル技術により基板上に非ＬＯＣＯＳ絶縁デバイスの
分離ブロックを設け、当該デバイス分離ブロックは外表
面を有し、相互に側方に離間されてその間に外方に開口
する窪んだ溝空間を提供するステップと、隣接する分離
ブロック間の溝空間内にゲート誘電体を提供するステッ
プと、隣接分離ブロック間の溝空間を完全に充填するに
充分な厚さに、基板およびゲート誘電体にわたり導電性
材料層を設けるステップと、前記導電性材料層を化学機
械的に研磨して、平坦化された導電性材料の上面を提供
するステップと、前記導電性材料層をフォトパターンニ
ングおよびエッチングを施して、複数の分離ブロックに
重なる導電性ランナー（ｒｕｎｎｅｒ）を提供すると共
に、溝空間の選択された領域内から前記導電性材料を選
択的に除去して溝空間内に電界効果トランジスタ・ゲー
トを形成するステップと、前記溝空間の選択された領域
を介して基板に至る導電性強化不純物を提供して、電界
効果トランジスタ・ゲートに隣接するソース／ドレーン
領域を形成するステップとを備える。
ば、半導体処理デバイス分離方法は、トレンチおよびリ
フィル技術により基板上に非ＬＯＣＯＳ絶縁デバイスの
分離ブロックを設け、当該デバイス分離ブロックは外表
面を有し、相互に側方に離間されてその間に外方に開口
する窪んだ溝空間を提供するステップと、隣接する分離
ブロック間の溝空間内にゲート誘電体を提供するステッ
プと、隣接分離ブロック間の溝空間を完全に充填するに
充分な厚さに、基板およびゲート誘電体にわたり導電性
材料層を設けるステップと、前記導電性材料層を化学機
械的に研磨して、平坦化された導電性材料の上面を提供
するステップと、前記導電性材料層をフォトパターンニ
ングおよびエッチングを施して、複数の分離ブロックに
重なる導電性ランナー（ｒｕｎｎｅｒ）を提供すると共
に、溝空間の選択された領域内から前記導電性材料を選
択的に除去して溝空間内に電界効果トランジスタ・ゲー
トを形成するステップと、前記溝空間の選択された領域
を介して基板に至る導電性強化不純物を提供して、電界
効果トランジスタ・ゲートに隣接するソース／ドレーン
領域を形成するステップとを備える。
【０００９】本発明の別の特質によれば、メモリー集積
回路アレイは、基板上に設けられた非ＬＯＣＯＳ絶縁デ
バイス分離ブロックであって、外表面を有しかつ相互に
側方に離間してその間に各凹状溝空間を提供するデバイ
ス分離ブロックと、アレイ内の実質的に平坦な上部領域
を有し、この平坦な上部領域がデバイスの分離ブロック
の外表面に重なり、実質的に平坦な上部領域から各凹状
の溝空間内の基板に向って突出するゲート領域を有する
ワード線であって、アレイに跨って変化する厚さのワー
ド線と、前記ゲート領域に隣接する基板内のソース／ド
レーン領域と、前記ソース／ドレーン領域と電気的に関
連するキャパシターおよびビット線とを備える。
回路アレイは、基板上に設けられた非ＬＯＣＯＳ絶縁デ
バイス分離ブロックであって、外表面を有しかつ相互に
側方に離間してその間に各凹状溝空間を提供するデバイ
ス分離ブロックと、アレイ内の実質的に平坦な上部領域
を有し、この平坦な上部領域がデバイスの分離ブロック
の外表面に重なり、実質的に平坦な上部領域から各凹状
の溝空間内の基板に向って突出するゲート領域を有する
ワード線であって、アレイに跨って変化する厚さのワー
ド線と、前記ゲート領域に隣接する基板内のソース／ド
レーン領域と、前記ソース／ドレーン領域と電気的に関
連するキャパシターおよびビット線とを備える。
【００１０】本発明の更なる特質によれば、メモリー集
積回路アレイは、基板上に設けられた非ＬＯＣＯＳ絶縁
デバイス分離ブロックであって、外表面を有しかつ相互
に側方に離間してその間に各凹状の溝空間を提供し、か
つこの溝空間を規定（ｌｉｎｅ）する実質的に垂直のエ
ッジを有するデバイス分離ブロックと、アレイ内に実質
的に平坦な上部領域を有し、該アレイに跨って変化する
厚さのワード線であって、該平坦な上部領域がデバイス
の分離ブロックの外表面に重なり、前記ワード線が前記
の実質的に平坦な上部領域から各凹状溝空間内の基板に
向けて内方に突出するゲート領域を有し、このゲート領
域が各溝空間内に実質的に垂直のエッジを有する、ワー
ド線と、各溝空間内のデバイスの分離ブロックのエッジ
にわたる側壁部スペーサと、各溝空間内のゲート領域エ
ッジにわたる側壁部スペーサと、前記デバイス分離ブロ
ックのエッジを覆う前記側壁部スペーサと、前記ゲート
領域のエッジを覆う前記側壁部スペーサとに内方に隣接
する基板内のソース／ドレーン領域と、前記ソース／ド
レーン領域と電気的に関連するキャパシターおよびビッ
ト線とを備える。
積回路アレイは、基板上に設けられた非ＬＯＣＯＳ絶縁
デバイス分離ブロックであって、外表面を有しかつ相互
に側方に離間してその間に各凹状の溝空間を提供し、か
つこの溝空間を規定（ｌｉｎｅ）する実質的に垂直のエ
ッジを有するデバイス分離ブロックと、アレイ内に実質
的に平坦な上部領域を有し、該アレイに跨って変化する
厚さのワード線であって、該平坦な上部領域がデバイス
の分離ブロックの外表面に重なり、前記ワード線が前記
の実質的に平坦な上部領域から各凹状溝空間内の基板に
向けて内方に突出するゲート領域を有し、このゲート領
域が各溝空間内に実質的に垂直のエッジを有する、ワー
ド線と、各溝空間内のデバイスの分離ブロックのエッジ
にわたる側壁部スペーサと、各溝空間内のゲート領域エ
ッジにわたる側壁部スペーサと、前記デバイス分離ブロ
ックのエッジを覆う前記側壁部スペーサと、前記ゲート
領域のエッジを覆う前記側壁部スペーサとに内方に隣接
する基板内のソース／ドレーン領域と、前記ソース／ド
レーン領域と電気的に関連するキャパシターおよびビッ
ト線とを備える。
【００１１】
【実施例】本発明の他の特質については、以降の論議か
ら容易に理解されよう。下記の図面を参照して、本発明
の望ましい実施態様について以下に述べる。最初に図１
において、本発明による処理ステップにおけるシリコン
・ウエーハ１０が、全体的に参照番号１０で示される。
このシリコン・ウエーハは、バルク基板領域１２を有す
る。パッド酸化物層１４が、デポジション（ｄｅｐｏｓ
ｉｔｉｏｎ）によるか、あるいは更に望ましくは酸化状
態に露出することにより、基板１２上に設けられる。層
１４に対する典型的厚さは、２００オングストロームで
ある。第１の材料の犠牲層（ｓａｃｒｉｆｉｃｉａｌ
ｌａｙｅｒ）１６が層１４上に設けられて、外表面１８
を規定する。層１６の望ましい材料は、Ｓｉ3Ｎ4であ
る。層１６に対する典型的厚さは、２，０００オングス
トロームである。次いで、フォトレジスト層２０が、図
示の如く、デポジションされてパターンニングされる。
ら容易に理解されよう。下記の図面を参照して、本発明
の望ましい実施態様について以下に述べる。最初に図１
において、本発明による処理ステップにおけるシリコン
・ウエーハ１０が、全体的に参照番号１０で示される。
このシリコン・ウエーハは、バルク基板領域１２を有す
る。パッド酸化物層１４が、デポジション（ｄｅｐｏｓ
ｉｔｉｏｎ）によるか、あるいは更に望ましくは酸化状
態に露出することにより、基板１２上に設けられる。層
１４に対する典型的厚さは、２００オングストロームで
ある。第１の材料の犠牲層（ｓａｃｒｉｆｉｃｉａｌ
ｌａｙｅｒ）１６が層１４上に設けられて、外表面１８
を規定する。層１６の望ましい材料は、Ｓｉ3Ｎ4であ
る。層１６に対する典型的厚さは、２，０００オングス
トロームである。次いで、フォトレジスト層２０が、図
示の如く、デポジションされてパターンニングされる。
【００１２】図２において、犠牲層１６およびパッド酸
化物層１４がエッチングされ、エッチングは望ましくは
少なくとも２，５００オングストロームまで基板１２に
継続して行ない、分離溝２２ａ、２２ｂおよび２２ｃを
形成する。ｐ−タイプ媒体の線量（ｄｏｓｅ）の如きフ
ィールド・インプラント（ｉｍｐｌａｎｔ）・ステップ
は、バルク基板領域１２内の以降の分離を改善するため
この時点で行うことができる。
化物層１４がエッチングされ、エッチングは望ましくは
少なくとも２，５００オングストロームまで基板１２に
継続して行ない、分離溝２２ａ、２２ｂおよび２２ｃを
形成する。ｐ−タイプ媒体の線量（ｄｏｓｅ）の如きフ
ィールド・インプラント（ｉｍｐｌａｎｔ）・ステップ
は、バルク基板領域１２内の以降の分離を改善するため
この時点で行うことができる。
【００１３】図３において、レジスト層２０の残りの部
分（もはや図示されれていない）がウエーハから剥離さ
れる。ＳｉＯ2の薄層２４が、基板１２の露出された領
域上で熱的に成長させられる。その後、絶縁層２６（望
ましくは、ＣＶＤ ＳｉＯ2）が、パターンニングされ
かつエッチングされた犠牲層１６および熱的に成長した
酸化物２４上に分離溝２２ａ、２２ｂおよび２２ｃを完
全に充填するに充分な厚さまでデポジションされる。絶
縁材料層２６は、第１の材料層１６とは異なる組成のも
のであり、望ましくは化学気相成長した（ＣＶＤ）Ｓｉ
Ｏ2からなる。熱的に成長した酸化物層２４は、その後
デポジションされたＣＶＤ酸化物層２６からバルク基板
１２のシリコン面にパッシベーションを施す機能を供す
る。
分（もはや図示されれていない）がウエーハから剥離さ
れる。ＳｉＯ2の薄層２４が、基板１２の露出された領
域上で熱的に成長させられる。その後、絶縁層２６（望
ましくは、ＣＶＤ ＳｉＯ2）が、パターンニングされ
かつエッチングされた犠牲層１６および熱的に成長した
酸化物２４上に分離溝２２ａ、２２ｂおよび２２ｃを完
全に充填するに充分な厚さまでデポジションされる。絶
縁材料層２６は、第１の材料層１６とは異なる組成のも
のであり、望ましくは化学気相成長した（ＣＶＤ）Ｓｉ
Ｏ2からなる。熱的に成長した酸化物層２４は、その後
デポジションされたＣＶＤ酸化物層２６からバルク基板
１２のシリコン面にパッシベーションを施す機能を供す
る。
【００１４】図４において、層２６の絶縁材料は、パタ
ーンニングされかつエッチングされた犠牲層１６の少な
くとも外表面１８まで化学機械的に研磨され、そのため
絶縁する非ＬＯＣＯＳデバイス分離ブロック２８ａ、２
８ｂおよび２８ｃが形成される。従って、このデバイス
分離ブロックは、分離溝を充填する。層１６の材料は、
材料１６が適当なＣＭＰストッパ・プラットフォーム
（ＣＭＰ ｓｔｏｐｐｉｎｇ ｐｌａｔｆｏｒｍ）を提
供するように、デポジションされた層２６の材料とは異
なることが望ましい。このプロセスに対するＣＭＰスラ
リー例は、ＫＯＨを基材とするものである。以降の論議
の目的のため、デバイス分離ブロック２８ａ、２８ｂお
よび２８ｃは、外表面３０を有し、相互に側方に離間し
ている。
ーンニングされかつエッチングされた犠牲層１６の少な
くとも外表面１８まで化学機械的に研磨され、そのため
絶縁する非ＬＯＣＯＳデバイス分離ブロック２８ａ、２
８ｂおよび２８ｃが形成される。従って、このデバイス
分離ブロックは、分離溝を充填する。層１６の材料は、
材料１６が適当なＣＭＰストッパ・プラットフォーム
（ＣＭＰ ｓｔｏｐｐｉｎｇ ｐｌａｔｆｏｒｍ）を提
供するように、デポジションされた層２６の材料とは異
なることが望ましい。このプロセスに対するＣＭＰスラ
リー例は、ＫＯＨを基材とするものである。以降の論議
の目的のため、デバイス分離ブロック２８ａ、２８ｂお
よび２８ｃは、外表面３０を有し、相互に側方に離間し
ている。
【００１５】図５において、窒化物犠牲層１６の残りの
部分は、基板からエッチングされて外方に開口する凹状
の各溝空間３２ａおよび３２ｂを提供する。前に形成さ
れた酸化物層１４を、剥離して、後でゲート酸化物とし
て使用されるように再び成長させることができる。あま
り望ましくはないが、これに代わるものとして、初期パ
ッド酸化物層１４をゲート酸化物として使用することが
できる。このため、ゲート誘電体１４が、隣接する分離
ブロック間の溝空間内に設けられる。以降の論議の目的
のため、デバイス分離ブロック２８ａ、２８ｂは、各溝
空間を規定（ｌｉｎｅ）する略々垂直なエッジ３４を有
する。
部分は、基板からエッチングされて外方に開口する凹状
の各溝空間３２ａおよび３２ｂを提供する。前に形成さ
れた酸化物層１４を、剥離して、後でゲート酸化物とし
て使用されるように再び成長させることができる。あま
り望ましくはないが、これに代わるものとして、初期パ
ッド酸化物層１４をゲート酸化物として使用することが
できる。このため、ゲート誘電体１４が、隣接する分離
ブロック間の溝空間内に設けられる。以降の論議の目的
のため、デバイス分離ブロック２８ａ、２８ｂは、各溝
空間を規定（ｌｉｎｅ）する略々垂直なエッジ３４を有
する。
【００１６】図６において、導電性材料の第１層３６
が、基板およびゲート誘電体１４上に隣接する分離ブロ
ック間の各溝空間を完全に充填するに充分な厚さに設け
られる。本文の文脈においては、「導電性材料」とは、
本質的に導電性である、即ち、導電性を持たせることが
できる材料を意味する。層３６に対する望ましい材料
は、とり分けドーピング、あるいはデポジション後のド
ーピングのいずれかにより導電性とされるポリシリコン
である。
が、基板およびゲート誘電体１４上に隣接する分離ブロ
ック間の各溝空間を完全に充填するに充分な厚さに設け
られる。本文の文脈においては、「導電性材料」とは、
本質的に導電性である、即ち、導電性を持たせることが
できる材料を意味する。層３６に対する望ましい材料
は、とり分けドーピング、あるいはデポジション後のド
ーピングのいずれかにより導電性とされるポリシリコン
である。
【００１７】図７において、導電性材料の第１層３６
が、少なくともデバイスの分離ブロック外表面３０まで
化学機械的に研磨されて、そのため隣接するデバイス分
離ブロック間に介挿された各溝空間内にある導電性ブロ
ック３８ａ、３８ｂが形成される。このため、また別の
見方をすれば、導電性層３６は、化学機械的に研磨され
て平坦化された導電性材料の上面を提供する。
が、少なくともデバイスの分離ブロック外表面３０まで
化学機械的に研磨されて、そのため隣接するデバイス分
離ブロック間に介挿された各溝空間内にある導電性ブロ
ック３８ａ、３８ｂが形成される。このため、また別の
見方をすれば、導電性層３６は、化学機械的に研磨され
て平坦化された導電性材料の上面を提供する。
【００１８】図８において、導電性材料の第２層４０
が、導電性ブロック３８およびデバイス分離ブロック２
８ａ、２８ｂおよび２８ｃ上に設けられている。層４０
は、ＷＳｉxの如きケイ素化合物の重なり層４３を有す
るポリシリコン４１の複合層４０からなることが望まし
い。あるいはまた、層４０は、タングステンの如きある
他の導電性材料からなることもでき、あるいは例えば、
完全にＴｉＳｉxからなるものでもよい。組合わせにお
ける層３８および４０は、導電性材料の全体的な複合層
４５と見做すことができる。その後、図示の如く、フォ
トレジスト層４２が設けられてパターンニングされる。
が、導電性ブロック３８およびデバイス分離ブロック２
８ａ、２８ｂおよび２８ｃ上に設けられている。層４０
は、ＷＳｉxの如きケイ素化合物の重なり層４３を有す
るポリシリコン４１の複合層４０からなることが望まし
い。あるいはまた、層４０は、タングステンの如きある
他の導電性材料からなることもでき、あるいは例えば、
完全にＴｉＳｉxからなるものでもよい。組合わせにお
ける層３８および４０は、導電性材料の全体的な複合層
４５と見做すことができる。その後、図示の如く、フォ
トレジスト層４２が設けられてパターンニングされる。
【００１９】図９において、導電性材料のパターンニン
グされた第２層４０（あるいはまた、複合層４５と見做
される）、および導電性ブロック３８ａ、３８ｂのその
後露出された領域がエッチングされて、複数の分離ブロ
ックに重なる導電性ランナー（ｒｕｎｎｅｒ）４４を提
供し、また溝空間３２ａおよび３２ｂの選択された領域
内から第１の導電性材料層２６を選択的に除去する。こ
れは、それぞれ溝空間３２ａおよび３２ｂ内に電界効果
トランジスタ・ゲート４６ａおよび４６ｂを形成する。
このように、電界効果トランジスタ・ゲート４６ａおよ
び４６ｂは、基板１２から延びるゲート酸化物１４と組
合わて、隣接するデバイス分離ブロック間の各溝空間内
にデバイス分離ブロックの外表面３０と略々一致する高
さに収受される。図示の如く、導電性材料の第２層４０
はパターンニングされかつエッチングされ、デバイス分
離ブロック２８ａ、２８ｂおよび２８ｃに対して略々側
方に延びる長手方向長さを持つ導電性ランナー４４を形
成する。
グされた第２層４０（あるいはまた、複合層４５と見做
される）、および導電性ブロック３８ａ、３８ｂのその
後露出された領域がエッチングされて、複数の分離ブロ
ックに重なる導電性ランナー（ｒｕｎｎｅｒ）４４を提
供し、また溝空間３２ａおよび３２ｂの選択された領域
内から第１の導電性材料層２６を選択的に除去する。こ
れは、それぞれ溝空間３２ａおよび３２ｂ内に電界効果
トランジスタ・ゲート４６ａおよび４６ｂを形成する。
このように、電界効果トランジスタ・ゲート４６ａおよ
び４６ｂは、基板１２から延びるゲート酸化物１４と組
合わて、隣接するデバイス分離ブロック間の各溝空間内
にデバイス分離ブロックの外表面３０と略々一致する高
さに収受される。図示の如く、導電性材料の第２層４０
はパターンニングされかつエッチングされ、デバイス分
離ブロック２８ａ、２８ｂおよび２８ｃに対して略々側
方に延びる長手方向長さを持つ導電性ランナー４４を形
成する。
【００２０】メモリー・アレイの関連においてワード線
ランナー４４とも呼ばれる導電性ランナー４４は、アレ
イ内で略々平坦であり、図示の如く、ゲート４６ａ、４
６ｂの如き一連の電界効果トランジスタ・ゲートと重な
って電気的に接続する。別の見方をすれば、ランナー４
４と、４６ａ、４６ｂの如き電界効果トランジスタ・ゲ
ートとは、組合わせにおいて、アレイに跨って変化する
厚さのワード線構造をなす。このワード線は、デバイス
分離ブロックの外表面３０と重なる領域４４の形態の略
々平坦な上部領域を持つものと見做すことができる。更
に、このようなワード線構造は、各凹状の溝空間３２ａ
および３２ｂ内で基板１２に向って内方に略々平坦な領
域４４から突出する領域４６ａ、４６ｂの如きゲート領
域を有するものと見做すことができる。以降の論議の目
的のため、電界効果トランジスタ・ゲート４６ａ、４６
ｂは略々垂直なエッジ４８を有する。
ランナー４４とも呼ばれる導電性ランナー４４は、アレ
イ内で略々平坦であり、図示の如く、ゲート４６ａ、４
６ｂの如き一連の電界効果トランジスタ・ゲートと重な
って電気的に接続する。別の見方をすれば、ランナー４
４と、４６ａ、４６ｂの如き電界効果トランジスタ・ゲ
ートとは、組合わせにおいて、アレイに跨って変化する
厚さのワード線構造をなす。このワード線は、デバイス
分離ブロックの外表面３０と重なる領域４４の形態の略
々平坦な上部領域を持つものと見做すことができる。更
に、このようなワード線構造は、各凹状の溝空間３２ａ
および３２ｂ内で基板１２に向って内方に略々平坦な領
域４４から突出する領域４６ａ、４６ｂの如きゲート領
域を有するものと見做すことができる。以降の論議の目
的のため、電界効果トランジスタ・ゲート４６ａ、４６
ｂは略々垂直なエッジ４８を有する。
【００２１】導電性を強化する不純物が、ゲートに隣接
する図示されたｎ−領域５０を生じる如く基板１２に対
して第１の濃度に供給される。
する図示されたｎ−領域５０を生じる如く基板１２に対
して第１の濃度に供給される。
【００２２】図１０において、絶縁層が基板上にデポジ
ションされ、異方性スペーサ・エッチングがこのような
絶縁層に施されて電界効果トランジスタ・ゲートのエッ
ジ４８上に側壁部スペーサ５２を形成し、かつ各溝空間
内のデバイス分離ブロックのエッジ３４上に側壁部スペ
ーサ５４を形成する。次いで、導電性強化不純物が、電
界効果トランジスタ・ゲート４６ａ、４６ｂに隣接する
ソース５３およびドレーン５５を略々完全に形成するま
で第２の濃度で基板１２内に供給される。この第２の濃
度は第１の濃度より大きく、ｎ＋のインプラントが図示
されている。このため、隣接する電界効果トランジスタ
５９、６１が形成される。
ションされ、異方性スペーサ・エッチングがこのような
絶縁層に施されて電界効果トランジスタ・ゲートのエッ
ジ４８上に側壁部スペーサ５２を形成し、かつ各溝空間
内のデバイス分離ブロックのエッジ３４上に側壁部スペ
ーサ５４を形成する。次いで、導電性強化不純物が、電
界効果トランジスタ・ゲート４６ａ、４６ｂに隣接する
ソース５３およびドレーン５５を略々完全に形成するま
で第２の濃度で基板１２内に供給される。この第２の濃
度は第１の濃度より大きく、ｎ＋のインプラントが図示
されている。このため、隣接する電界効果トランジスタ
５９、６１が形成される。
【００２３】このような不純物の供給中、デバイスの分
離ブロック上の側壁部スペーサ５４が、デバイス分離ブ
ロックが提供されない場合よりも、隣接するトランジス
タ５９、６１のより高濃度のソース／ドレーン領域を有
効に更に相互に離間し、これにより基板１２内にフィー
ルド分離を生じる。
離ブロック上の側壁部スペーサ５４が、デバイス分離ブ
ロックが提供されない場合よりも、隣接するトランジス
タ５９、６１のより高濃度のソース／ドレーン領域を有
効に更に相互に離間し、これにより基板１２内にフィー
ルド分離を生じる。
【００２４】図１１において、キャパシター構造６９お
よびビット線構造７１が、それぞれ設けられ、かつそれ
ぞれ図示されたソース領域５３、ドレーン領域５５と電
気的に接続される。
よびビット線構造７１が、それぞれ設けられ、かつそれ
ぞれ図示されたソース領域５３、ドレーン領域５５と電
気的に接続される。
【００２５】本発明の別の望ましい実施例について、図
１２乃至図１７に関して記述する。まず図１２および図
１３において、対応する処理ステップにおけるウエーハ
片１０ａが最初に述べた実施例における図７により示さ
れるものとは異なるがこれに続くことが示される。本例
では、導電性材料層３６はデバイス分離ブロックの外表
面３０までずっと化学機械的に研磨されず、その代わ
り、この外表面３０に対して下方へ部分的に研磨される
に過ぎない。このように、平坦な導電性材料上面を提供
する別の方法が例示として示される。
１２乃至図１７に関して記述する。まず図１２および図
１３において、対応する処理ステップにおけるウエーハ
片１０ａが最初に述べた実施例における図７により示さ
れるものとは異なるがこれに続くことが示される。本例
では、導電性材料層３６はデバイス分離ブロックの外表
面３０までずっと化学機械的に研磨されず、その代わ
り、この外表面３０に対して下方へ部分的に研磨される
に過ぎない。このように、平坦な導電性材料上面を提供
する別の方法が例示として示される。
【００２６】図１４において、ＷＳｉxの如きケイ素化
合物の重なり層が設けられている。それは、全体的な複
合導電性層４５ａを生じる。その後、フォトレジスト層
４２が図示の如く設けられ、パターンニングされる。
合物の重なり層が設けられている。それは、全体的な複
合導電性層４５ａを生じる。その後、フォトレジスト層
４２が図示の如く設けられ、パターンニングされる。
【００２７】図１５において、層４５ａ、および導電性
ブロック領域３８ａ、３８ｂの以後に露出された領域が
エッチングされて、複数の分離ブロックに重なる導電性
ランナー４４ａを提供し、かつ溝空間３２ａおよび３２
ｂの選択された領域内から第１の導電性材料層２６を選
択的に除去する。これにより、溝空間３２ａおよび３２
ｂ内の電界効果トランジスタ・ゲート４６ａ、４６ｂが
形成される。このように、電界効果トランジスタ・ゲー
ト４６ａ、４６ｂは、隣接するデバイス分離ブロック間
の各溝空間内に収受され、かつゲート酸化物１４と組合
わせて、基板１２からデバイス分離ブロックの外表面３
０と略々一致する高さまで延在している。
ブロック領域３８ａ、３８ｂの以後に露出された領域が
エッチングされて、複数の分離ブロックに重なる導電性
ランナー４４ａを提供し、かつ溝空間３２ａおよび３２
ｂの選択された領域内から第１の導電性材料層２６を選
択的に除去する。これにより、溝空間３２ａおよび３２
ｂ内の電界効果トランジスタ・ゲート４６ａ、４６ｂが
形成される。このように、電界効果トランジスタ・ゲー
ト４６ａ、４６ｂは、隣接するデバイス分離ブロック間
の各溝空間内に収受され、かつゲート酸化物１４と組合
わせて、基板１２からデバイス分離ブロックの外表面３
０と略々一致する高さまで延在している。
【００２８】導電性強化不純物は、ゲートに隣接する図
示されたｎ−領域５０を生じる如く、第１の濃度で基板
１２に対して供給される。
示されたｎ−領域５０を生じる如く、第１の濃度で基板
１２に対して供給される。
【００２９】図１６において、絶縁層が基板上にデポジ
ションされ、異方性スペーサ・エッチングがこのような
絶縁層に行われる。しかし、このスペーサ・エッチング
は、最初に述べた実施例の図１０により示されるとは異
なって示されている。本例では、スペーサのオーバーエ
ッチングが、トレンチ領域の電界効果トランジスタ・ゲ
ートのエッジ４８の周囲あるいはその上に側壁部スペー
サ５２ａのみを残すのに充分な程度に行われる。次い
で、導電性強化不純物が、電界効果トランジスタ・ゲー
ト４６ａ、４６ｂに隣接するソース５３ａおよびドレー
ン５５ａを略々完全に形成するまで基板１２に対して第
２の濃度で供給される。この第２の濃度は第１の濃度よ
り大きく、ｎ＋インプラントが示される。最初に述べた
実施例と比較される如き本例のこのような特質による異
なる潜在的な利点は、トランジスタ４６ａ、４６ｂに対
するより大きなｎ＋活性領域である。潜在的な短所は、
位置取りがより接近することで、従って、隣接するトラ
ンジスタのｎ＋領域の分離が小さくなることである。
ションされ、異方性スペーサ・エッチングがこのような
絶縁層に行われる。しかし、このスペーサ・エッチング
は、最初に述べた実施例の図１０により示されるとは異
なって示されている。本例では、スペーサのオーバーエ
ッチングが、トレンチ領域の電界効果トランジスタ・ゲ
ートのエッジ４８の周囲あるいはその上に側壁部スペー
サ５２ａのみを残すのに充分な程度に行われる。次い
で、導電性強化不純物が、電界効果トランジスタ・ゲー
ト４６ａ、４６ｂに隣接するソース５３ａおよびドレー
ン５５ａを略々完全に形成するまで基板１２に対して第
２の濃度で供給される。この第２の濃度は第１の濃度よ
り大きく、ｎ＋インプラントが示される。最初に述べた
実施例と比較される如き本例のこのような特質による異
なる潜在的な利点は、トランジスタ４６ａ、４６ｂに対
するより大きなｎ＋活性領域である。潜在的な短所は、
位置取りがより接近することで、従って、隣接するトラ
ンジスタのｎ＋領域の分離が小さくなることである。
【００３０】本発明はまた、先に述べた如き構造を有す
るメモリー集積回路のアレイを含む。
るメモリー集積回路のアレイを含む。
【００３１】法規に従って、本発明は構造的および方法
論的な特徴に関して多少とも特定の用語で記述された。
しかし、本文に開示した手段が本発明を実施する望まし
い態様を含むので、本発明は本文に述べた特定の特徴に
限定されるものでないことを理解すべきである。従っ
て、本発明は、等価の原則に従って適切に解釈される頭
書の特許請求の範囲の適正な範囲内の形態あるいは変更
のいずれにおいても請求されるものである。
論的な特徴に関して多少とも特定の用語で記述された。
しかし、本文に開示した手段が本発明を実施する望まし
い態様を含むので、本発明は本文に述べた特定の特徴に
限定されるものでないことを理解すべきである。従っ
て、本発明は、等価の原則に従って適切に解釈される頭
書の特許請求の範囲の適正な範囲内の形態あるいは変更
のいずれにおいても請求されるものである。
【図１】本発明による１つの処理ステップにおける半導
体ウエーハ片を示す断面図である。
体ウエーハ片を示す断面図である。
【図２】図１に示された処理ステップ後の処理ステップ
で得られる図１のウエーハ片を示す図である。
で得られる図１のウエーハ片を示す図である。
【図３】図２により示された処理ステップ後の処理ステ
ップで得られる図１のウエーハ片を示す図である。
ップで得られる図１のウエーハ片を示す図である。
【図４】図３により示された処理ステップ後の処理ステ
ップで得られる図１のウエーハ片を示す図である。
ップで得られる図１のウエーハ片を示す図である。
【図５】図４により示された処理ステップ後の処理ステ
ップで得られる図１のウエーハ片を示す図である。
ップで得られる図１のウエーハ片を示す図である。
【図６】図５により示された処理ステップ後の処理ステ
ップで得られる図１のウエーハ片を示す図である。
ップで得られる図１のウエーハ片を示す図である。
【図７】図６により示された処理ステップ後の処理ステ
ップで得られる図１のウエーハ片を示す斜視図である。
ップで得られる図１のウエーハ片を示す斜視図である。
【図８】図７により示された処理ステップ後の処理ステ
ップで得られる図１のウエーハ片を示す斜視図である。
ップで得られる図１のウエーハ片を示す斜視図である。
【図９】図８により示された処理ステップ後の処理ステ
ップで得られる図１のウエーハ片を示す斜視図である。
ップで得られる図１のウエーハ片を示す斜視図である。
【図１０】図９により示された処理ステップ後の処理ス
テップで得られる図１のウエーハ片を示す斜視図であ
る。
テップで得られる図１のウエーハ片を示す斜視図であ
る。
【図１１】図１０により示された処理ステップ後の処理
ステップで得られる図１のウエーハ片を示す拡大断面図
である。
ステップで得られる図１のウエーハ片を示す拡大断面図
である。
【図１２】本発明により処理された別の実施例のウエー
ハ片を示す斜視図である。
ハ片を示す斜視図である。
【図１３】図１２のウエーハ片を示す断面図である。
【図１４】図１２および図１３により示された処理ステ
ップ後の処理ステップで得られる図１２のウエーハ片を
示す斜視図である。
ップ後の処理ステップで得られる図１２のウエーハ片を
示す斜視図である。
【図１５】図１４により示された処理ステップ後の処理
ステップで得られる図１２のウエーハ片を示す斜視図で
ある。
ステップで得られる図１２のウエーハ片を示す斜視図で
ある。
【図１６】図１５により示された処理ステップ後の処理
ステップで得られる図１２のウエーハ片を示す斜視図で
ある。
ステップで得られる図１２のウエーハ片を示す斜視図で
ある。
【図１７】図１６の線１７−１７に関して得られる図１
６のウエーハ片を示す斜視図である。
６のウエーハ片を示す斜視図である。
１０ シリコン・ウエーハ １２ バルク基板領域 １４ パッド酸化物層（ゲート誘電体） １６ 第１の材料の犠牲層 １８ 外表面 ２０ フォトレジスト層 ２２ 分離溝 ２４ 熱的に成長した酸化物層 ２６ ＣＶＤ酸化物層 ２８ デバイス分離ブロック ３０ 外表面 ３４ 略々垂直なエッジ ３６ 導電性材料の第１層 ４０ 導電性材料の第２層 ４２ フォトレジスト層 ４４ 導電性ランナー ４５ 導電性材料複合層 ４８ 略々垂直なエッジ ５０ ｎ−領域 ５２ 側壁部スペーサ ５３ ソース領域 ５４ 側壁部スペーサ ５５ ドレーン領域 ５９ 電界効果トランジスタ ６１ 電界効果トランジスタ ６９ キャパシター構造 ７１ ビット線構造
Claims (26)
- 【請求項１】 トレンチおよびリフィル技術により基板
上に非ＬＯＣＯＳ絶縁デバイス分離ブロックを設け、該
デバイス分離ブロックは外表面を有し、かつ相互に側方
に離間してその間に外方に開口する凹状の溝空間を提供
するステップと、 隣接する分離ブロック間の前記溝空間内にゲート誘電体
を設けるステップと、 隣接分離ブロック間の前記溝空間を完全に充填するに充
分な厚さに導電性材料層を前記基板および前記ゲート誘
電体上に設けるステップと、 前記導電性材料層を化学機械的に研磨して、平坦な導電
性材料上面を提供するステップと、 前記導電性材料層をフォトパターニングしかつエッチン
グして複数の分離ブロックに重なる導電性ランナーを提
供し、かつ選択された溝空間領域内から導電性材料を選
択的に除去して該溝空間内に電界効果トランジスタ・ゲ
ートを形成するステップと、 前記選択された溝空間領域を介して前記基板に導電性強
化不純物を供給して前記電界効果トランジスタ・ゲート
に隣接するソース／ドレーン領域を形成するステップと
を備える半導体処理デバイスの分離方法。 - 【請求項２】 前記導電性材料がポリシリコンを含む請
求項１記載の半導体処理デバイスの分離方法。 - 【請求項３】 前記導電性材料がポリシリコンを含み、
前記デバイス分離ブロックがＳｉＯ2を含む請求項１記
載の半導体処理デバイスの分離方法。 - 【請求項４】 前記導電性材料層がパターニングされか
つエッチングされて、前記デバイス分離ブロックに対し
て実質的に側方に延びる長手方向長さを有する導電性ラ
ンナーを形成する請求項１記載の半導体処理デバイスの
分離方法。 - 【請求項５】 前記デバイス分離ブロックが、前記溝空
間を規定する実質的に垂直なエッジを有し、前記電界効
果トランジスタ・ゲートが、前記溝空間内に実質的に垂
直なエッジを有し、前記導電性ランナーが実質的に垂直
なエッジを有し、前記の導電性強化不純物を供給するス
テップが、逐次に導電性強化不純物を第１の濃度で前記
基板内へ供給するステップと、 絶縁層を前記基板上へデポジションするステップと、 前記絶縁層の異方性スペーサ・エッチングを行って前記
導電性ランナーのエッジ、前記電界効果トランジスタ・
ゲートのエッジ上に、また前記溝空間内のデバイス分離
ブロックのエッジ上に側壁部スペーサを形成するステッ
プと、 導電性強化不純物を前記第１の濃度よりも大きい第２の
濃度で前記基板内へ供給して、ソース／ドレーンの形成
を実質的に完了し、前記デバイス分離ブロック上の前記
側壁部スペーサが、該デバイス分離ブロック・スペーサ
が提供されない場合より、隣接するトランジスタのソー
ス／ドレーン領域を更に相互に有効に離間することによ
り、前記基板内の改善されたフィールド分離を生じるス
テップとを含む請求項１記載の半導体処理デバイスの分
離方法。 - 【請求項６】 前記デバイス分離ブロックが前記溝空間
を規定する実質的に垂直なエッジを有し、前記電界効果
トランジスタ・ゲートが前記溝空間内に実質的に垂直な
エッジを有し、前記導電性ランナーが実質的に垂直なエ
ッジを有し、前記の導電性強化不純物を供給するステッ
プが、逐次に導電性強化不純物を第１の濃度で前記基板
内へ供給するステップと、 絶縁層を前記基板上へデポジションするステップと、 前記溝空間内の電界効果トランジスタ・ゲートのエッジ
上に側壁部スペーサを残すに充分であるが、前記導電性
ランナーあるいは前記溝空間内のデバイス分離ブロック
のエッジ上には側壁部スペーサを残さない程度に、前記
絶縁層の異方性スペーサのエッチングを行うステップ
と、 導電性強化不純物を前記第１の濃度より大きい第２の濃
度で前記基板内へ供給してソース／ドレーンの形成を実
質的に完了するステップとを含む請求項１記載の半導体
処理デバイスの分離方法。 - 【請求項７】 トレンチおよびリフィル技術により基板
上に非ＬＯＣＯＳ絶縁デバイス分離ブロックを提供し、
該デバイス分離ブロックは、外表面を有し、かつ相互に
側方に離間してその間に外方に開口する凹状の溝空間を
提供するステップと、 隣接する分離ブロック間の前記溝空間内にゲート誘電体
を設けるステップと、 隣接分離ブロック間の前記溝空間を完全に充填するに充
分な厚さに第１の導電性材料層を前記基板および前記ゲ
ート誘電体上に設けるステップと、 前記第１の導電性材料層を少なくとも前記デバイス分離
ブロックの外表面まで化学機械的に研磨して、前記溝空
間内にありかつ隣接するデバイス分離ブロック間に介挿
される導電性ブロックを形成するステップと、 第２の導電性材料層を前記導電性ブロックおよびデバイ
ス分離ブロック上に設けるステップと、 前記第２の導電性材料および前記導電性ブロックをフォ
トパターニングしかつエッチングして、複数の分離ブロ
ックに重なる導電性ランナーを提供し、かつ選択された
前記溝空間領域内から第１の材料層を選択的に除去して
該溝空間内に電界効果トランジスタ・ゲートを形成する
ステップと、 前記選択された溝空間領域を介して導電性強化不純物を
前記基板に供給して前記電界効果トランジスタ・ゲート
に隣接するソース／ドレーン領域を形成するステップと
備える半導体処理デバイスの分離方法。 - 【請求項８】 半導体基板上に、外表面を有する第１の
材料の犠牲層を設けるステップと、 前記第１の材料の犠牲層をパターンニングしかつエッチ
ングし、かつ前記基板内へエッチングして分離溝を形成
するステップと、 前記のパターンニングされかつエッチングされた犠牲層
上に前記第１の材料とは組成が異なる絶縁材料を、前記
絶縁溝を完全に充填するに充分な厚さにデポジションす
るステップと、 前記絶縁材料を、前記のパターンニングされかつエッチ
ングされた犠牲層の少なくとも外表面まで化学機械的に
研磨して、外表面を有しかつ相互に側方に離間された非
ＬＯＣＯＳ絶縁デバイス分離ブロックを形成するステッ
プと、 前記基板から前記のパターンニングされかつエッチング
された犠牲層をエッチングして、隣接するデバイス分離
ブロック間に外方に開口した凹状の溝空間を提供するス
テップと、 隣接する分離ブロック間の前記溝空間内にゲート誘電体
を設けるステップと、 隣接する分離ブロック間の前記溝空間を完全に充填する
に充分な厚さに導電性材料層を前記基板および前記ゲー
ト誘電体上に設けるステップと、 前記導電性材料層を化学機械的に研磨して、平坦な導電
性材料上面を提供するステップと、 前記導電性材料層をフォトパターニングしかつエッチン
グして、複数の分離ブロックに重なる導電性ランナーを
提供し、かつ選択された溝空間領域内から導電性材料層
を選択的に除去して該溝空間内に電界効果トランジスタ
・ゲートを形成するステップと、 前記選択された溝空間領域を介して導電性強化不純物を
前記基板内へ供給して、前記電界効果トランジスタ・ゲ
ートに隣接するソース／ドレーン領域を形成するステッ
プとを備える半導体処理デバイスの分離方法。 - 【請求項９】 前記導電性材料がポリシリコンを含む請
求項８記載の半導体処理デバイスの分離方法。 - 【請求項１０】 前記導電性材料がポリシリコンを含
み、前記デバイス分離ブロックがＳｉＯ2を含む請求項
８記載の半導体処理デバイスの分離方法。 - 【請求項１１】 前記導電性材料層がパターンニングさ
れかつエッチングされて、前記デバイス分離ブロックに
対して実質的に側方に延びる長手方向長さを有する導電
性ランナーを形成する請求項８記載の半導体処理デバイ
スの分離方法。 - 【請求項１２】 前記デバイス分離ブロックが前記溝空
間を規定する実質的に垂直なエッジを有し、前記電界効
果トランジスタ・ゲートが前記溝空間内に実質的に垂直
なエッジを有し、前記導電性ランナーが実質的に垂直な
エッジを有し、前記の導電性強化不純物を供給するステ
ップが、逐次に導電性強化不純物を第１の濃度で前記基
板内へ供給するステップと、 絶縁層を前記基板上へデポジションするステップと、 前記絶縁層の異方性スペーサ・エッチングを行って前記
導電性ランナーのエッジ、前記電界効果トランジスタ・
ゲートのエッジ上に、また前記溝空間内のデバイス分離
ブロックのエッジ上に側壁部スペーサを形成するステッ
プと、 導電性強化不純物を前記第１の濃度よりも大きい第２の
濃度で前記基板内へ供給してソース／ドレーンの形成を
実質的に完了し、前記デバイス分離ブロック上の前記側
壁部スペーサが、該デバイス分離ブロック・スペーサが
提供されない場合より、隣接するトランジスタのソース
／ドレーン領域を更に相互に有効に離間することによ
り、前記基板内の改善されたフィールド分離を提供する
ステップとを含む請求項８記載の半導体処理デバイスの
分離方法。 - 【請求項１３】 前記デバイス分離ブロックが前記溝空
間を規定する実質的に垂直なエッジを有し、前記電界効
果トランジスタ・ゲートが前記溝空間内に実質的に垂直
なエッジを有し、前記導電性ランナーが実質的に垂直な
エッジを有し、前記の導電性強化不純物を供給するステ
ップが、逐次に導電性強化不純物を第１の濃度で前記基
板内へ供給するステップと、 絶縁層を前記基板上にデポジションするステップと、 前記溝空間内の電界効果トランジスタ・ゲートのエッジ
上に側壁部スペーサを残すに充分であるが、前記導電性
ランナーのエッジあるいは前記溝空間内のデバイス分離
ブロックのエッジ上には側壁部スペーサを残さない程度
に、絶縁層の異方性スペーサのエッチングを行うステッ
プと、 導電性強化不純物を前記第１の濃度より大きい第２の濃
度で前記基板内へ供給してソース／ドレーンの形成を実
質的に完了するステップとを含む請求項８記載の半導体
処理デバイスの分離方法。 - 【請求項１４】 半導体基板上に、外表面を有する第１
の材料の犠牲層を設けるステップと、 前記第１の材料の犠牲層をパターンニングしかつエッチ
ングし、かつ前記基板内へエッチングをして分離溝を形
成するステップと、 前記のパターンニング化されかつエッチングされた犠牲
層上に前記第１の材料とは組成が異なる絶縁材料を、前
記絶縁溝を完全に充填するに充分な厚さにデポジション
するステップと、 前記絶縁材料を、前記のパターンニングされかつエッチ
ングされた犠牲層の少なくとも外表面まで化学機械的に
研磨して、外表面を有しかつ相互に側方に離間された非
ＬＯＣＯＳ絶縁デバイス分離ブロックを形成するステッ
プと、 前記基板から前記のパターンニングされかつエッチング
された犠牲層をエッチングして、隣接するデバイス分離
ブロック間に外方に開口した凹状の溝空間を提供するス
テップと、 隣接する分離ブロック間の前記溝空間内にゲート誘電体
を設けるステップと、 隣接する分離ブロック間の前記溝空間を完全に充填する
に充分な厚さに導電性材料層を前記基板および前記ゲー
ト誘電体上に設けるステップと、 前記導電性材料層を化学機械的に研磨して、平坦な導電
性材料上面を提供するステップと、 前記導電性材料層をフォトパターニングしかつエッチン
グして、複数の分離ブロックに重なる導電性ランナーを
提供し、かつ選択された溝空間領域内から導電性材料を
選択的に除去して該溝空間内に電界効果トランジスタ・
ゲートを形成するステップと、 前記選択された溝空間領域を介して導電性強化不純物を
前記基板内へ供給して、前記電界効果トランジスタ・ゲ
ートに隣接するソース／ドレーン領域を形成するステッ
プとを備える半導体処理デバイスの分離方法。 - 【請求項１５】 メモリー集積回路アレイにおいて、 基板上に設けられた非ＬＯＣＯＳ絶縁デバイス分離ブロ
ックであって、外表面を有しかつ相互に側方に離間され
てその間に凹状の各溝空間を提供するデバイス分離ブロ
ックと、 隣接するデバイス分離ブロック間の前記溝空間内で収受
され、かつ前記基板から前記デバイス分離ブロックの外
表面と実質的に一致する高さまで延びる電界効果トラン
ジスタ・ゲートと、 前記アレイ内で実質的に平坦であり、一連の前記電界効
果トランジスタ・ゲートと重なって電気的に接続するワ
ード線ランナーと、 前記基板内で前記電界効果トランジスタ・ゲートに隣接
するソース／ドレーン領域と、 前記ソース／ドレーン領域と電気的に関連するキャパシ
ターおよびビット線とを備えるメモリー集積回路アレ
イ。 - 【請求項１６】 前記電界効果トランジスタ・ゲートが
実質的にポリシリコンからなる請求項１５記載のメモリ
ー集積回路アレイ。 - 【請求項１７】 前記ワード線ランナーが、ポリシリコ
ン層と金属ケイ化物層とを含む請求項１５記載のメモリ
ー集積回路アレイ。 - 【請求項１８】 メモリー集積回路アレイにおいて、 基板上に設けられた非ＬＯＣＯＳ絶縁デバイス分離ブロ
ックであって、外表面を有しかつ相互に側方に離間され
てその間に凹状の各溝空間を提供するデバイス分離ブロ
ックと、 前記アレイ内の実質的に平坦な上部領域を有し、該アレ
イに跨って変化する厚さのワード線であって、該平坦な
上部領域は前記デバイス分離ブロックの外表面に重な
り、前記ワード線は、前記の実質的に平坦な上部領域か
ら前記凹状の各溝空間内の基板に向けて内方に突出する
ゲート領域を有する、ワード線と、 前記ゲート領域に隣接する前記基板内のソース／ドレー
ン領域と、 前記ソース／ドレーン領域と電気的に関連するキャパシ
ターおよびビット線とを備えるメモリー集積回路アレ
イ。 - 【請求項１９】 前記ゲート領域が実質的にポリシリコ
ンからなる請求項１８記載のメモリー集積回路アレイ。 - 【請求項２０】 前記上部領域が、ポリシリコン層と金
属ケイ化物とを含む請求項１８記載のメモリー集積回路
アレイ。 - 【請求項２１】 メモリー集積回路アレイにおいて、 基板上に設けられた非ＬＯＣＯＳ絶縁デバイス分離ブロ
ックであって、外表面を有しかつ相互に側方に離間され
てその間に凹状の各溝空間を提供し、かつ各溝空間を規
定する実質的に垂直なエッジを有するデバイス分離ブロ
ックと、 隣接するデバイス分離ブロック間の各溝空間内に収受さ
れ、かつ前記基板から前記分離ブロックの外表面と実質
的に一致する高さに突出し、各溝空間内に実質的に垂直
なエッジを有する電界効果トランジスタ・ゲートと、 前記アレイ内で実質的に平坦であり、かつ一連の前記電
界効果トランジスタ・ゲートに重なってこれらと電気的
に接続するワード線ランナーと、 前記各溝空間内のデバイス分離ブロックのエッジ上の側
壁部スペーサと、 前記各溝空間内の前記電界効果トランジスタ・ゲートの
エッジ上の側壁部スペーサと、 前記デバイス分離ブロックを覆う前記側壁部スペーサ
と、前記電界効果トランジスタ・ゲートのエッジを覆う
前記側壁部スペーサと内方に隣接する前記基板内のソー
ス／ドレーン領域と、 前記ソース／ドレーン領域と電気的に関連するキャパシ
ターおよびビット線とを備えるメモリー集積回路アレ
イ。 - 【請求項２２】 前記電界効果トランジスタ・ゲートが
実質的にポリシリコンからなる請求項２１記載のメモリ
ー集積回路アレイ。 - 【請求項２３】 前記ワード線ランナーが、ポリシリコ
ン層と金属ケイ化物層とを含む請求項２１記載のメモリ
ー集積回路アレイ。 - 【請求項２４】 メモリー集積回路アレイにおいて、 基板上に設けられた非ＬＯＣＯＳ絶縁デバイス分離ブロ
ックであって、外表面を有しかつ相互に側方に離間され
てその間に凹状の各溝空間を提供し、かつ各溝空間を規
定する実質的に垂直なエッジを有するデバイス分離ブロ
ックと、 前記アレイに跨って変化する厚さを有するワード線であ
って、該アレイ内で実質的に平坦であり、かつ前記デバ
イス分離ブロックの外表面に重なる上部領域を有し、か
つ実質的に平坦な上部領域から凹状の各溝空間内の前記
基板に向けて内方に突出しかつ各溝空間内の実質的に垂
直なエッジを有するゲート領域を有するワード線と、 前記各溝空間内のデバイス分離ブロックのエッジ上の側
壁部スペーサと、 前記各溝空間内の前記ゲート領域のエッジ上の側壁部ス
ペーサと、 前記デバイス分離ブロックのエッジを覆う前記側壁部ス
ペーサと、前記ゲート領域を覆う前記側壁部スペーサと
内方に隣接する前記基板内のソース／ドレーン領域と、 前記ソース／ドレーン領域と電気的に関連するキャパシ
ターおよびビット線とを備えるメモリー集積回路アレ
イ。 - 【請求項２５】 前記ゲート領域が実質的にポリシリコ
ンからなる請求項２４記載のメモリー集積回路アレイ。 - 【請求項２６】 前記上部領域が、ポリシリコン層と金
属ケイ化物層とを含む請求項２４記載のメモリー集積回
路アレイ。
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