CN100378959C - 非易失性存储器及其制造方法 - Google Patents

Abstract

本发明是有关于一种非易失性存储器及其制造方法，该非易失性存储器的制造方法，此方法是先于基底上形成多数行隔离结构。然后，于基底上形成多数列栅极堆叠结构，这些栅极堆叠结构是跨过隔离结构。之后，于相邻二栅极堆叠结构的基底中形成掺杂区。接着，于栅极堆叠结构的侧壁形成多数条间隙壁。继之，于相邻两列栅极堆叠结构之间的部分隔离结构上形成第一介电层，其中同一列的相邻二第一介电层之间穿插有一隔离结构，而包含第一介电层与隔离结构的相邻两列彼此交错排列。然后，于同一列的相邻二第一介电层之间形成第一导体层。

Description

非易失性存储器及其制造方法

技术领域

本发明是有关于一种存储器元件其及制造方法，且特别是有关于一种非易失性存储器及其制造方法。

背景技术

非易失性存储器具有可写入、可擦除以及断电后仍可保存资料的优点。此外，非易失性存储器亦具有体积小、存取速度快及耗电量低的优点。另外，因其资料擦除(Erasing)时是采用“一块一块”(Block by B1ock)擦除的方式，所以更具有操作速度快的优点。因此，非易失性存储器已成为个人电脑和电子设备所广泛采用的一种存储器元件。

非易失性存储器是由多数个以阵列排列的存储单元所构成。其中，横向排列的存储单元是藉由字线彼此串接，而纵向排列的存储单元是藉由位线彼此串接。一般说来，存储单元的控制栅极可以作为字线使用，而各个存储单元的源极区与漏极区则通过接触窗与位线电性连接。不过，在形成源极接触窗或漏极接触窗的过程中，却容易发生接触窗与源极区或漏极区对准失误(Miss-Alignment)的问题，而使元件的可靠度降低。虽然上述对准失误的问题可藉由形成宽度较大的源极区或漏极区来解决，但是此方法会使元件尺寸无法有效缩小，从而使元件积集度的提升受到局限，因此并非一个根本的解决之道。

发明内容

有鉴于此，本发明的目的就是在提供一种非易失性存储器的制造方法，以解决习知在进行接触窗工艺时，容易发生对准失误的问题。

本发明的再一目的是提供一种非易失性存储器，以使元件尺寸缩小，从而提升元件积集度。

本发明提出一种非易失性存储器的制造方法，此方法是先提供一基底。然后，于基底上形成多行隔离结构。之后，于基底上形成多列栅极堆叠结构，这些栅极堆叠结构是跨过隔离结构，且各个栅极堆叠结构由基底依序为底介电层、电荷储存层、顶介电层与控制栅极层。接着，于多列栅极堆叠结构的相邻二列栅极堆叠结构之间的基底中形成多个掺杂区。继之，于栅极堆叠结构的侧壁形成多条间隙壁。然后，于相邻两列栅极堆叠结构之间的部分隔离结构上形成第一介电层，其中同一列的相邻二第一介电层之间穿插有一隔离结构，而包含有第一介电层与隔离结构的相邻两列彼此交错排列。之后，于同一列的相邻二第一介电层之间形成第一导体层。

本发明提出一种非易失性存储器，其是由基底、多数行隔离结构、多列栅极堆叠结构、多条间隙壁、多个第一介电层、多个第一导体层与多个掺杂区所构成。其中，隔离结构配置在基底上。栅极堆叠结构配置在基底上，且跨过隔离结构，其中各个栅极堆叠结构由基底依序为底介电层、电荷储存层、顶介电层与控制栅极层。间隙壁配置于栅极堆叠结构的侧壁。第一介电层配置于相邻两列栅极堆叠结构之间的部分隔离结构上，其中同一列的相邻二第一介电层之间穿插有一隔离结构，而包含有第一介电层与隔离结构的相邻两列彼此交错排列。第一导体层配置于同一列的相邻二第一介电层之间，且位于彼此相对的二间隙壁之间。掺杂区配置在第一导体层下方的基底中。

由于本发明藉由在隔离结构上所形成的介电层，来形成接触窗(第一导体层)。所以，能够解决习知接触窗与源极区或漏极区对准失误的问题，从而提高工艺裕度。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A至图1C是本发明一较佳实施例的一种非易失性存储器的制造流程俯视示意图。

图2A至图2D是沿着图1A的I-I’剖面所得的剖视图。

图3A至图3D是沿着图1A的I-I’剖面所得的剖视图。

图4A至图4D是沿着图1A的I-I’剖面所得的剖视图。

100：基底                  102：隔离结构

104：栅极堆叠结构          106：底介电层

108：电荷储存层            110：顶介电层

112：控制栅极层            114：掩膜层

116：掺杂区                118：间隙壁

120、122：介电材料层       120a、122a、128、132：介电层

124、130：开口             126、126a、134：导体层

136：位线

具体实施方式

图1A至图1C是绘示依照本发明一较佳实施例的一种非易失性存储器的制造流程俯视示意图；图2A至图2D是绘示沿着图1A的I-I’剖面所得的剖视图；图3A至图3D是绘示沿着图1A的II-II’剖面所得的剖视图；图4A至图4D是绘示沿着图1A中的III-III’剖面所得的剖视图。

首先，请同时参照图1A、图2A、图3A与图4A，提供基底100。此基底100例如是硅基底。然后，于基底100上形成多数行隔离结构102。其中，隔离结构102例如是浅沟渠隔离结构，而其形成方法例如是进行一般的浅沟渠隔离结构工艺。

之后，于基底100上形成多数列栅极堆叠结构104，这些栅极堆叠结构104是跨过隔离结构102，且各个栅极堆叠结构104由基底100、依序为底介电层106、电荷储存层108、顶介电层110与控制栅极层112构成。其中，栅极堆叠结构104例如是由掩膜层114所定义出来的，而控制栅极层112可以作为存储器的字线。在一实施例中，底介电层106例如是一穿隧层，其材料例如是氧化硅；电荷储存层108例如是一电荷捕捉层，其材料例如是氮化硅；顶介电层110例如是一电荷阻挡层，其材料例如是氧化硅；控制栅极层112的材料例如是掺杂多晶硅。

接着，于相邻二栅极堆叠结构104之间的基底100中形成多数个掺杂区116。其中，掺杂区116可以作为存储器的源极区与漏极区，而其形成方法例如是进行离子植入工艺。

继之，请同时参照图2B、图3B与图4B，于栅极堆叠结构104的侧壁形成多数条间隙壁118。其中，间隙壁118的材料例如是氮化硅，而其形成方法例如是先于基底100上方形成一层间隙壁材料层(未绘示)，然后进行非等向性蚀刻工艺而形成。

在一实施例中，在形成间隙壁118之后，本发明的方法更可以栅极堆叠结构104以及间隙壁118为掩膜，于基底100中形成重掺杂区(未绘示)。

然后，在基底100上方形成介电材料层120、122，覆盖栅极堆叠结构104、隔离结构102与基底100。其中，介电材料层120、122彼此具有不同的蚀刻选择性，而使介电材料层120可作为蚀刻终止层之用。在一实施例中，介电材料层120的材料例如是氮化硅，而介电材料层122的材料包括氧化硅。在另一实施例中，可以只形成介电材料层122，其材料例如是氧化硅。

接着，请同时参照图2C、图3C与图4C，图案化介电材料层120、122，而于相邻两列栅极堆叠结构104之间的部分隔离结构102上形成介电层120a、122a，并且于其中形成开口124。其中，同一列的相邻二介电层122a之间穿插有一隔离结构102，而包含介电层122a与隔离结构102的相邻两列彼此交错排列(如图1B所示)。而且，在一实施例中，所形成的介电层120a、122a是往两侧延伸，而覆盖住部分栅极堆叠结构104。

特别是，藉由间隙壁118的保护，可以于相邻二栅极堆叠结构104之间形成自行对准接触窗开口(开口124)，从而避免接触窗开口对准失误的问题，而且可以增加接触窗开口的工艺裕度。

之后，于同一列的相邻二介电层120a、122a之间，即开口124中，形成导体层126。其中，所形成的导体层126为一自行对准接触窗，其材料例如是钨、多晶硅、掺杂多晶硅、铜、铝或其他导电材料。导体层126的形成方法例如是先于基底100上方形成导体材料层(未绘示)，覆盖介电层120a、122a、栅极堆叠结构104与基底100。然后，移除开口124以外的导体材料层，而暴露介电层122a的顶部，其中移除的方法例如是进行化学机械研磨工艺。此时，整个基底100上是整个被导体材料层所覆盖，而只露出介电层122a的顶部。在一实施例中，在形成导体层126之前，更可先形成导电性的阻障层(未绘示)，以增加导体层126的附着性。

继之，请同时参照图2D、图3D与图4D，移除部分导体层126、位于栅极堆叠结构104上的介电层120a、122a与，以暴露栅极堆叠结构104的顶部，其中移除的方法例如是进行化学机械研磨工艺。

然后，于基底100上方形成介电层128，覆盖整个结构。其中，介电层128具有多数个开口130，且各个开口130暴露出导体层126a的部分区域。介电层128的材料例如是氧化硅，其形成方法例如是先于基底100上方形成介电材料层(未绘示)覆盖整个结构，然后再进行图案化工艺，并形成开口130。特别是，由于介电材料层下方形成有尺寸较大的导体层126a，因此在进行图案化工艺以形成开口130时，其工艺裕度较大，而且也可以避免开口对准失误的问题。此外，在一实施例中，在形成介电材料层之前，更可先形成另一介电层132，其例如是氮化硅，以作为蚀刻终止层之用。

接着，于开口130中形成多数个导体层134(如图1C所示)。其中，导体层134可作为接触窗之用，并与导体层126a电性连接。导体层134的其材料例如是钨、多晶硅、掺杂多晶硅、铜、铝或其他导电材料。导体层134的形成方法例如是先于基底100上方形成导体材料层(未绘示)，覆盖整个结构。然后，移除开口130以外的导体材料层，其中移除的方法例如是进行化学机械研磨工艺。在一实施例中，在形成导体层134之前，更可先形成导电性的阻障层(未绘示)，以增加导体层134的附着性。

之后，于介电层128上形成多数行位线136，各个位线136是连接同一行的导体层134。

以下是说明利用上述方法所形成的结构。请同时参照图1C、图2D、图3D与图4D。本发明提出的非易失性存储器是由基底100、多数行隔离结构102、多数列栅极堆叠结构104、多数条间隙壁118、多数个介电层112a、多数个导体层126a与多数个掺杂区116所构成。在一实施例中，此非易失性存储器更包括有介电层120a、128与位线136。

隔离结构102配置在基底100上，此隔离结构102例如是浅沟渠隔离结构。栅极堆叠结构104配置在基底100上，且跨过隔离结构102，其中各个栅极堆叠结构104由基底100依序为底介电层106、电荷储存层108、顶介电层110与控制栅极层112。

间隙壁118配置于栅极堆叠结构104的侧壁。介电层122a配置于相邻两列栅极堆叠结构104之间的部分隔离结构102上。其中，同一列的相邻二介电层122a之间穿插有一隔离结构102，而包含有介电层122a与介电层122a的相邻两列彼此交错排列。

导体层126a配置于同一列的相邻二介电层122a之间。其中，导体层126a的材料例如是钨、多晶硅、掺杂多晶硅、铜、铝或其他导电材料。掺杂区116配置在导体层126a下方的基底100中。

介电层120a配置在介电层122a与隔离结构102之间，以及介电层122a与间隙壁118之间。其中，介电层120a、122a彼此具有不同的蚀刻选择性，在一实施例中，介电层120a的材料包括氮化硅，而介电层122a的材料例如是氧化硅。

介电层128是覆盖部分的导体层126a、介电层122a与堆叠栅极结构104。其中，介电层128具有多数个开口130，且各个开口130暴露出导体层126a的部分区域。导体层134配置于开口130中。其中，导体层134的材料例如是钨、多晶硅、掺杂多晶硅、铜、铝或其他导电材料。位线136配置于介电层128上，且各个位线136连接同一行的导体层134。

由于本发明藉由间隙壁118与在隔离结构上所形成的介电层，来形成自行对准接触窗。所以，能够解决习知接触窗对准失误的问题，从而提高工艺裕度。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (21)

1.一种非易失性存储器的制造方法，其特征在于其包括以下步骤：

提供一基底；

于该基底上形成多行隔离结构；

于该基底上形成多列栅极堆叠结构，该多列栅极堆叠结构是跨过该多行隔离结构，且各该栅极堆叠结构由该基底依序为一底介电层、一电荷储存层、一顶介电层与一控制栅极层；

于该多列栅极堆叠结构的相邻二列栅极堆叠结构之间的该基底中形成多个掺杂区；

于该多列栅极堆叠结构的侧壁形成多条间隙壁；

于相邻两列栅极堆叠结构之间的部分该多行隔离结构上形成多个第一介电层，其中同一列的相邻二第一介电层之间穿插有一隔离结构，而包含有该多个第一介电层与该多行隔离结构的相邻两列彼此交错排列；以及

于同一列的相邻二第一介电层之间形成多个第一导体层。

2.根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中在形成该多个第一导体层之后，更包括：

于该基底上方形成一第二介电层，该第二介电层具有多个开口，其中各该开口暴露出各该第一导体层的部分区域；

于该多个开口中形成多个第二导体层；以及

于该第二介电层上形成多行位线，且各该位线连接同一行的该多个第二导体层。

3.根据权利要求2所述的非易失性存储器的制造方法，其特征在于其中该多个第二导体层的材料包括钨、多晶硅、铜或铝。

4.根据权利要求3所述的非易失性存储器的制造方法，其特征在于其中该多晶硅包括掺杂多晶硅。

5.根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所形成的各该第一介电层是往两侧延伸，而覆盖住部分该多列栅极堆叠结构。

6.根据权利要求5所述的非易失性存储器的制造方法，其特征在于其中该多个第一导体层的形成方法包括：

于该基底上方形成一导体材料层，覆盖该多个第一介电层、该多列栅极堆叠结构与该基底；

移除部分该导体材料层，而暴露该多个第一介电层的顶部；以及

移除部分该导体材料层与位于该多列栅极堆叠结构上的该多个第一介电层，而暴露该多列栅极堆叠结构的顶部。

7.根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中形成该多个第一介电层的方法包括：

于该基底上方形成一第一介电材料层，覆盖该多列栅极堆叠结构、该多行隔离结构与该基底；以及

图案化该第一介电材料层。

8.根据权利要求7所述的非易失性存储器的制造方法，其特征在于其中在形成该第一介电材料层之前，更包括于该基底上方形成一第三介电材料层。

9.根据权利要求8所述的非易失性存储器的制造方法，其特征在于其中所述的第一介电材料层与该第三介电材料层的具有不同的蚀刻选择性。

10.根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中该多个第一导体层的材料包括钨、多晶硅、铜或铝。

11.根据权利要求10所述的非易失性存储器的制造方法，其特征在于其中该多晶硅包括掺杂多晶硅。

12.根据权利要求1所述的非易失性存储器的制造方法，其特征在于其中所述的控制栅极层作为字线。

13.一种非易失性存储器，其特征在于其包括：

一基底；

多行隔离结构，配置在该基底上；

多列栅极堆叠结构，配置在该基底上，且跨过该多行隔离结构，其中各该栅极堆叠结构由该基底依序为一底介电层、一电荷储存层、一顶介电层与一控制栅极层；

多条间隙壁，配置于该多列栅极堆叠结构的侧壁；

多个第一介电层，配置于相邻两列栅极堆叠结构之间的部分该多行隔离结构上，其中同一列的相邻二第一介电层之间穿插有一隔离结构，而包含有该多个第一介电层与该多行隔离结构的相邻两列彼此交错排列；

多个第一导体层，配置于同一列的相邻二第一介电层之间，且位于彼此相对的二间隙壁之间；以及

多个掺杂区，配置在该多个第一导体层下方的该基底中。

14.根据权利要求13所述的非易失性存储器，其特征在于其更包括：

一第二介电层，覆盖部分的该多个第一导体层、该多个第一介电层与该多列栅极堆叠结构，其中该第二介电层具有多个开口，且各该开口暴露出各该第一导体层的部分区域；

多个第二导体层，配置于该多个开口中；以及

多行位线，配置于该第二介电层上，且各该位线连接同一行的该多个第二导体层。

15.根据权利要求14所述的非易失性存储器，其特征在于其中该多个第二导体层的材料包括钨、多晶硅、铜或铝。

16.根据权利要求15所述的非易失性存储器，其特征在于其中该多晶硅包括掺杂多晶硅。

17.根据权利要求13所述的非易失性存储器，其特征在于其更包括一第三介电层，配置在该第一介电层与该多行隔离结构之间。

18.根据权利要求17所述的非易失性存储器，其特征在于其中所述的第一介电层与该第三介电层具有不同的蚀刻选择性。

19.根据权利要求13所述的非易失性存储器，其特征在于其中该多个第一导体层的材料包括钨、多晶硅、铜或铝。

20.根据权利要求19所述的非易失性存储器的制造方法，其特征在于其中该多晶硅包括掺杂多晶硅。

21.根据权利要求13所述的非易失性存储器，其特征在于其中所述的控制栅极层作为字线。

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