CN101022111A - 非易失性存储器结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器结构，包括基底、第一存储单元列、第一源极区/漏极区及第二源极区/漏极区。第一存储单元列设置于基底上，第一存储单元列包括多个存储单元、两个选择栅极结构及多个掺杂区。选择栅极结构分别设置于这些存储单元中最外侧的存储单元的一侧的基底上，且选择栅极在远离存储单元的一侧具有一个斜角。掺杂区分别设置于两个存储单元之间的基底中及存储单元与选择栅极结构之间的基底中。第一源极区/漏极区与第二源极区/漏极区分别设置于第一存储单元列两侧的基底中。
Description
技术领域
本发明是有关于一种存储器结构，且特别是有关于一种非易失性存储器结构及其制造方法。
背景技术
非易失性存储器中的快闪存储器(Flash)凭借快速省时的操作模式与成本上的优势，已成为业界研究的主流的一。典型的快闪存储器元件主要是由浮置栅极(Floating Gate)与控制栅极(Control Gate)所构成，控制栅极直接设置在浮置栅极上，浮置栅极与控制栅极之间以介电层相隔，而浮置栅极与基底间以隧穿氧化层(Tunnel Oxide)相隔。
目前业界较常使用的快闪存储器阵列包括或非栅(NOR)型阵列结构与与非栅(NAND)型阵列结构。与非栅(NAND)型阵列的快闪存储器结构是使各存储单元串接在一起，其积集度与面积利用率较或非栅(NOR)型阵列的快闪存储器佳，已经广泛地应用在多种电子产品中。
然而，与非栅(NAND)型阵列的快闪存储器结构在形成连接至源极/漏极区的接触窗时，常会因为工艺裕度过小，而使得接触窗与存储单元列中最外侧的选择栅极产生短路的现象，造成产品良率降低的问题。
发明内容
有鉴于此，本发明的目的就是在提供一种非易失性存储器结构，此非易失性存储器结构具有较大的工艺裕度。
本发明的再一目的是提供一种非易失性存储器结构的制造方法，能避免接触窗与选择栅极产生短路的现象。
本发明的再一目的是提供一种非易失性存储器结构的制造方法，可以有效提升非易失性存储器元件的良率。
本发明提出一种非易失性存储器结构，包括基底、第一存储单元列、第一源极区/漏极区及第二源极/漏极区。第一存储单元列设置于基底上，第一存储单元列包括多个存储单元、两个选择栅极结构及多个掺杂区。这些存储单元串联设置于基底上。两个选择栅极结构分别设置于这些存储单元中最外侧的存储单元的一侧的基底上，且各选择栅极结构在远离存储单元的一侧具有一个斜角。掺杂区分别设置于两个存储单元之间的基底中及存储单元与选择栅极结构之间的基底中。第一源极区/漏极区及第二源极/漏极区分别设置于第一存储单元列两侧的基底中。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，选择栅极结构从基底算起依序包括第一介电层、选择栅极及顶盖层。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，选择栅极结构中更可包括第二介电层，第二介电层并不会完全将选择栅极的上下部分完全隔离。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，第二介电层的材料例如是氧化硅。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，选择栅极的材料包括掺杂多晶硅。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，第一介电层的材料例如是氧化硅。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，顶盖层的材料例如是氧化硅。依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，还包括间隙壁，设置于存储单元及两个选择栅极结构的侧壁上。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，间隙壁的材料例如是氮化硅。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构中，还包括第二存储单元列、第二源极区/漏极区及第三掺杂区。第二存储单元列设置于基底上，且第二存储单元列具有与第一存储单元列相同的结构。第二源极区/漏极区及第三掺杂区分别设置于第二存储单元列两侧的基底中，其中第一存储单元列与第二存储单元列所共用第二源极区/漏极区。
本发明提出一种非易失性存储器结构的制造方法，首先提供一基底，基底上已依序形成有第一介电层、第一导体层及第二介电层。接着，移除部份第二介电层，以形成第一开口，而于第一开口两端各具有一个选择栅极区域，且两个选择栅极区域之间具有一距离，其中选择栅极区域由未移除第二介电层的区域与已移除第二介电层的区域所组成的选择栅极区域。然后，于基底上形成第二导体层，第二导体层覆盖第二介电层，且第二导体层在选择栅极区域中具有一个斜角。接下来，于第二导体层上形成顶盖层。之后，图案化选择栅极区域一侧的顶盖层、第二导体层、第二介电层及第一导体层，以形成多个栅极结构。继的，依序移除相邻两个选择栅极区域之间的顶盖层、第二导体层及第一导体层，以于各选择栅极区域中形成选择栅极结构。随后，于栅极结构之间、选择栅极结构之间及栅极结构与选择栅极结构之间的基底中各形成一个掺杂区。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，还包括于第二介电层上形成第三导体层，且在移除部份第二介电层之前，会先移除部份第三导体层。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，还包括于基底上形成第三介电层并覆盖栅极结构及选择栅极结构。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，于基底上形成第三介电层之后，还包括于第三介电层中形成接触窗，接触窗连接至相邻两个选择栅极结构之间的掺杂区。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，于第三介电层中形成接触窗的方法，例如是先于第三介电层中形成第二开口，第二开口暴露出相邻两个选择栅极结构之间的掺杂区。接着，于第三介电层上形成第三导体层，且第三导体层填满第二开口。然后，移除第二开口以外的第三导体层。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，第二开口以外的第三导体层的移除方法例如是化学机械研磨法。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，还包括于栅极结构及选择栅极结构的侧壁上形成间隙壁。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，间隙壁的形成方法，例如是先于基底上形成共形的第四介电层，第四介电层覆盖栅极结构及选择栅极结构。接着，回蚀刻第四介电层。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，回蚀刻第四介电层的方法例如是干式蚀刻法。
本发明提出一种非易失性存储器结构的制造方法，首先提供基底，基底上已依序形成有第一介电层、第一导体层及第二介电层。接着，移除部份第二介电层，以形成开口，而开口两端各具有一个选择栅极区域，且两个选择栅极区域之间具有一距离，其中选择栅极区域由未移除第二介电层的区域与已移除第二介电层的区域组成。然后，于基底上形成第二导体层，第二导体层覆盖第二介电层，且第二导体层在选择栅极区域具有一个斜角。接下来，于第二导体层上形成顶盖层。之后，图案化选择栅极区域一侧的顶盖层、第二导体层、第二介电层及第一导体层，以形成多个栅极结构。继的，依序移除选择栅极区域另一侧的部分顶盖层、第二导体层及第一导体层，以于选择栅极区域中形成选择栅极结构。随后，于栅极结构之间、选择栅极结构两侧及栅极结构与选择栅极结构之间的基底中各形成一个掺杂区。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，还包括于栅极结构及选择栅极结构的侧壁上形成间隙壁。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，间隙壁的形成方法，例如是先于基底上形成共形的第四介电层，第四介电层覆盖栅极结构及选择栅极结构。接着，回蚀刻第四介电层。
依照本发明的一优选实施例所述，在上述的非易失性存储器结构的制造方法中，回蚀刻第四介电层的方法包括干式蚀刻法。
在本发明所提出的非易失性存储器结构中，由于所形成的选择栅极具有一个斜角，能加大选择栅极与接触窗之间的距离，以避免接触窗与选择栅极产生短路的现象，而可以有效提升非易失性存储器元件的良率。此外，本发明的非易失性存储器结构的制造方法，在后续形成接触窗的工艺中，以间隙壁作为自对准蚀刻掩模，因此能够有效提升工艺裕度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
附图说明
图1A～图1F所绘示为本发明一实施例的非易失性存储器结构的制造流程剖面图。
图2图所绘示为本发明一实施例的非易失性存储器结构的剖面图。
【主要元件符号说明】
100、200：基底 102、106、132、212：介电层
104、116’：条状导体层 108、116：导体层
110：图案化掩模层 112、136：开口
114：选择栅极区域 118、218：斜角
120：顶盖层 122：栅极结构
124：选择栅极结构 126：图案化光致抗蚀剂层
128、210：掺杂区 130、222：间隙壁
134：接触窗 202、220：存储单元列
204：源极/漏极区 206：存储单元
208：选择栅极结构 214：选择栅极
具体实施方式
图1A～图1F所绘示为本发明一实施例的非易失性存储器结构的制造流程剖面图。
首先，请参照图1A，提供基底100，基底100上已依序形成有介电层102及导体层(未绘示)。介电层102的材料例如是氧化硅，而介电层102的形成方法例如是热氧化法。导体层的材料例如是掺杂多晶硅，而导体层的形成方法例如是以现场掺杂的方式利用化学气相沉积法而形成的。随后，图案化导体层以形成平行排列的多个条状导体层104，这些条状导体层104往第一方向(未绘示)延伸，可作为存储单元的浮置栅极。再者，于基底100上形成介电层106，介电层106覆盖条状导体层104。介电层106例如是氧化硅/氮化硅/氧化硅的复合介电层，而介电层106的形成方法例如是以化学气相沉积法依序形成氧化硅层、氮化硅层及氧化硅层。
此外，更可选择性地于介电层106上形成导体层108。导体层108的材料例如是掺杂多晶硅，而导体层108的形成方法例如是以现场掺杂的方式利用化学气相沉积法而形成的。在后续所进行的图案化工艺中，由于在介电层106上形成有导体层108，掩模层不是直接形成于介电层106上，能避免在移除图案化工艺中所使用的掩模层时，可能对介电层106所造成的破坏。
接着，请参照图1B，于导体层108上形成图案化掩模层110。图案化掩模层110的材料例如是光致抗蚀剂材料。再者，以图案化掩模层110为掩模，依序移除部份导体层108及部份介电层106，并暴露出条状导体层104，而形成开口112。开口112两端各具有选择栅极区域114，包含未移除介电层106的区域与开口112中已移除介电层106的区域，且两个选择栅极区域114之间具有一距离D。两个选择栅极区域114之间的区域为后续工艺中，预定形成源极/漏极区及接触窗等构件的区域。导体层108及介电层106的移除方法例如是干式蚀刻法。
继之，请参照图1C，移除图案化掩模层110。然后，于基底100上形成导体层116以作为控制栅极。导体层116覆盖导体层108及条状导体层104，且导体层116在选择栅极区域114中具有一个斜角(tapered corner)118。值得注意的是，在此所谓的斜角118并不是一个角度，而是指导体层116产生倾斜的部分。在此实施例中，产生斜角118的原因为先前步骤中所形成的开口112使得导体层116与条状导体层104之间产生高度上的落差，因此在以化学气相沉积法形成导体层116时所产生的倾斜部分，即为斜角118。
接下来，于导体层116上形成顶盖层120。顶盖层120的材料例如是氧化硅，而顶盖层120的形成方法例如是以四乙氧基硅烷为反应气体，进行一个化学气相沉积工艺而形成的。
之后，请参照图1D，图案化选择栅极区域114两侧的顶盖层120、导体层116、导体层108、介电层106及条状导体层104，以形成多个栅极结构122，其中导体层116经图案化之后，形成平行排列的多个条状导体层116’，第二条状导体层116’往第二方向(未绘示)延伸，且第一方向与第二方向交错。栅极结构122的形成方法例如是以图案化光致抗蚀剂层(未绘示)为掩模，利用干式蚀刻法依序移除部份顶盖层120、导体层116、导体层108、介电层106及条状导体层104，接着再移除图案化光致抗蚀剂层而形成的。
继之，依序移除两个选择栅极区域114之间的顶盖层120、条状导体层116’及条状导体层104，以于各选择栅极区域114中形成选择栅极结构124。选择栅极结构124的形成方法例如是先于基底100上形成图案化光致抗蚀剂层126，再以图案化光致抗蚀剂层126为掩模，对暴露出来的顶盖层120、条状导体层116’及条状导体层104进行一个干式蚀刻工艺而形成的。
随后，请参照图1E，移除图案化光致抗蚀剂层126。接着，于栅极结构122之间、选择栅极结构124之间及栅极结构122与选择栅极结构124之间的基底100中各形成一个掺杂区128。掺杂区128的形成方法例如是离子注入法。
接下来，于栅极结构122及选择栅极结构124的侧壁上形成间隙壁130。间隙壁130的形成方法例如是先于基底100上形成共形的氮化硅介电层128，氮化硅介电层128覆盖栅极结构122及选择栅极结构124，再回蚀刻氮化硅介电层128而形成的。其中，回蚀刻氮化硅介电层128的方法例如是干式蚀刻法。
之后，基底100上形成介电层132并覆盖栅极结构122及选择栅极结构124。介电层132的材料例如是氧化硅，而介电层132的形成方法例如是化学气相沉积法。
再者，请参照图1F，于介电层132中形成接触窗134，接触窗134连接至相邻两个选择栅极结构124之间的掺杂区128。接触窗134的材料例如是钨等金属或是其它适合的材料。接触窗134的形成方法例如是先于介电层132中形成开口136，开口136暴露出相邻两个选择栅极结构124之间的掺杂区128。接着，于介电层132上形成导体层(未绘示)，且导体层填满开口136。然后，移除开口136以外的导体层而形成接触窗134。其中，开口136以外的导体层的移除方法例如是化学机械研磨法。
由于导体层116在选择栅极区域114中具有一个斜角118，因此形成于斜角118上的顶盖层120也具有倾斜的部分。如此一来，在形成接触窗134时，顶盖层120倾斜的部分能加大接触窗134与导体层116、108及104之间的距离，而避免接触窗134与导体层116、108及104产生短路的现象，而可以有效提升存储器元件的良率。
此外，在形成接触窗134工艺中，间隙壁130可作为形成开口136的自对准蚀刻掩模，因此具有较大的工艺裕度。
图2图所绘示为本发明一实施例的非易失性存储器结构的剖面图。
请参照图2，本发明的非易失性存储器结构，包括基底200、存储单元列202、源极区/漏极区204。存储单元列202设置于基底200上，存储单元列200包括多个存储单元206、选择栅极结构208及多个掺杂区210。这些存储单元206串联设置于基底200上。选择栅极结构208分别设置于这些存储单元206中最外侧的存储单元206的一侧的基底200上，且各选择栅极结构208从基底200算起依序为介电层212、选择栅极214及顶盖层216，其中各选择栅极214在远离存储单元206的一侧具有一个斜角218。值得注意的是，在此所谓的斜角218并不是一个角度，而是指选择栅极214产生倾斜的部分。掺杂区210分别设置于两个存储单元206之间的基底200中及存储单元206与选择栅极结构208之间的基底200中。源极区/漏极区204分别设置于存储单元列202两侧的基底中。其中，选择栅极214的材料例如是掺杂多晶硅。介电层212的材料例如是氧化硅。顶盖层216的材料例如是氧化硅。
此外，本发明的非易失性存储器结构中，更可于基底200上设置另一存储单元列220。存储单元列220具有与存储单元列202相同的结构，且在存储单元列220两侧的基底200中同样具有源极区/漏极区204。其中，存储单元列202与存储单元列220之间的源极区/漏极区216由存储单元列202与存储单元列220所共用。其中，选择栅极结构208在本发明优选实施例中，可包含存储单元列202或存储单元列220中，分隔浮置栅极与控制栅极之间的部分介电层106，但是此一部分介电层106并不会完全将选择栅极214的上下部分完全隔离。
另外，本发明的非易失性存储器结构，更可于存储单元206及选择栅极结构208的侧壁上设置间隙壁222。间隙壁222的材料例如是氮化硅。
本发明的非易失性存储器结构各组成构件的材料及详细的制造方法已于前文中进行说明，故于此不再赘述。
由于选择栅极214具有一个斜角218，因此设置于斜角218上的顶盖层216也具有倾斜的部分，如此一来顶盖层216倾斜的部分能加大选择栅极214与接触窗之间的距离，以避免接触窗与选择栅极产生短路的现象。
综上所述，本发明至少具有下列优点：
1.在本发明所提出的非易失性存储器结构中，因为选择栅极具有一个斜角，能加大选择栅极与接触窗之间的距离，以避免接触窗与选择栅极产生短路的现象。
2.依照本发明所提出的非易失性存储器结构的制造方法所形成的存储器结构，在形成接触窗的工艺中，以间隙壁作为自对准蚀刻掩模，因此具有较大的工艺裕度。
3.本发明所提出的非易失性存储器结构的制造方法可以有效提升非易失性存储器元件的良率。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域的普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
Claims (23)
1.一种非易失性存储器结构，包括：
基底；
第一存储单元列，设置于该基底上，该第一存储单元列包括：
多个存储单元，串联设置于该基底上；
两个选择栅极结构，分别设置于该多个存储单元中最外侧的该多个存储单元的一侧的该基底上，且各该选择栅极结构在远离该多个存储单元的一侧具有斜角；以及
多个掺杂区，分别设置于两个存储单元之间的该基底中及该多个存储单元与该两选择栅极结构之间的该基底中；以及
第一源极区/漏极区及第二源极/漏极区，分别设置于该第一存储单元列两侧的该基底中。
2.如权利要求1的非易失性存储器结构，其中该选择栅极结构从该基底算起依序包括第一介电层、选择栅极及顶盖层。
3.如权利要求2的非易失性存储器结构，其中该选择栅极结构中更可包括第二介电层，该第二介电层并不会完全将该选择栅极的上下部分完全隔离。
4.如权利要求3的非易失性存储器结构，其中该第二介电层的材料包括氧化硅。
5.如权利要求2的非易失性存储器结构，其中该多个选择栅极的材料包括掺杂多晶硅。
6.如权利要求2的非易失性存储器结构，其中该第一介电层的材料包括氧化硅。
7.如权利要求2的非易失性存储器结构，其中该顶盖层的材料包括氧化硅。
8.如权利要求1的非易失性存储器结构，还包括间隙壁，设置于该多个存储单元及该两选择栅极结构的侧壁上。
9.如权利要求8的非易失性存储器结构，其中该间隙壁的材料包括氮化硅。
10.如权利要求1的非易失性存储器结构，还包括：
第二存储单元列，设置于该基底上，该第二存储单元列具有与该第一存储单元列相同的结构；以及
该第二源极区/漏极区及第三源极区/漏极区，分别设置于该第二存储单元列两侧的该基底中，其中该第一存储单元列与该第二存储单元列共用该第二源极区/漏极区。
11.一种非易失性存储器结构的制造方法，包括：
提供基底，该基底上已依序形成有第一介电层、第一导体层及第二介电层；
移除部份该第二介电层，以形成第一开口，而该第一开口两端各具有选择栅极区域，且两个选择栅极区域之间具有一距离，其中该选择栅极区域由未移除该第二介电层的区域与已移除该第二介电层的区域所组成；
于该基底上形成第二导体层，该第二导体层覆盖该第二介电层，且该第二导体层在各该选择栅极区域中具有斜角；
于该第二导体层上形成顶盖层；
图案化相邻各该选择栅极区域一侧的该顶盖层、该第二导体层、该第二介电层及该第一导体层，以形成多个栅极结构；
依序移除相邻两个选择栅极区域之间的该顶盖层、该第二导体层及该第一导体层，以于各该选择栅极区域中形成选择栅极结构；以及
于该多个栅极结构之间、该选择栅极结构之间及各该栅极结构与各该选择栅极结构之间的该基底中各形成掺杂区。
12.如权利要求11的非易失性存储器结构的制造方法，还包括于该第二介电层上形成第三导体层，且在移除部份该第二介电层之前，会先移除部份该第三导体层。
13.如权利要求11的非易失性存储器结构的制造方法，还包括于该基底上形成第三介电层并覆盖该些栅极结构及该些选择栅极结构。
14.如权利要求13的非易失性存储器结构的制造方法，于该基底上形成该第三介电层之后，还包括于该第三介电层中形成接触窗，该接触窗连接至相邻两个选择栅极结构之间的该掺杂区。
15.如权利要求14的非易失性存储器结构的制造方法，其中于该第三介电层中形成该接触窗的方法，包括：
于该第三介电层中形成第二开口，该第二开口暴露出相邻两个选择栅极结构之间的该掺杂区；
于该第三介电层上形成第三导体层，且该第三导体层填满该第二开口；以及
移除该第二开口以外的该第三导体层。
16.如权利要求15的非易失性存储器结构的制造方法，其中该第二开口以外的该第三导体层的移除方法包括化学机械研磨法。
17.如权利要求11的非易失性存储器结构的制造方法，还包括于该些栅极结构及该些选择栅极结构的侧壁上形成间隙壁。
18.如权利要求17的非易失性存储器结构的制造方法，其中该间隙壁的形成方法，包括：
于该基底上形成共形的第四介电层，该第四介电层覆盖该些栅极结构及该些选择栅极结构；以及
回蚀刻该第四介电层。
19.如权利要求18的非易失性存储器结构的制造方法，其中回蚀刻该第四介电层的方法包括干式蚀刻法。
20.一种非易失性存储器结构的制造方法，包括：
提供基底，该基底上已依序形成有第一介电层、第一导体层及第二介电层；
移除部份该第二介电层，以形成开口，而该开口两端各具有选择栅极区域，且两选择栅极区域之间具有一距离，其中该选择栅极区域由未移除该第二介电层的区域与已移除该第二介电层的区域组成；
于该基底上形成第二导体层，该第二导体层覆盖该第二介电层，且该第二导体层在该选择栅极区域中具有斜角；
于该第二导体层上形成顶盖层；
图案化该选择栅极区域一侧的该顶盖层、该第二导体层、该第二介电层及该第一导体层，以形成多个栅极结构；
依序移除该选择栅极区域另一侧的部分该顶盖层、该第二导体层及该第一导体层，以于该选择栅极区域中形成选择栅极结构；以及
于该多个栅极结构之间、该选择栅极结构两侧及各该栅极结构与该选择栅极结构之间的该基底中各形成掺杂区。
21.如权利要求20的非易失性存储器结构的制造方法，还包括于该些栅极结构及该选择栅极结构的侧壁上形成间隙壁。
22.如权利要求21的非易失性存储器结构的制造方法，其中该间隙壁的形成方法，包括：
于该基底上形成共形的第四介电层，该第四介电层覆盖该些栅极结构及该选择栅极结构；以及
回蚀刻该第四介电层。
23.如权利要求22的非易失性存储器结构的制造方法，其中回蚀刻该第四介电层的方法包括干式蚀刻法。
Priority Applications (1)
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|---|---|---|---|
| CN 200610004395 CN101022111A (zh) | 2006-02-16 | 2006-02-16 | 非易失性存储器结构及其制造方法 |
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| CN 200610004395 CN101022111A (zh) | 2006-02-16 | 2006-02-16 | 非易失性存储器结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101022111A true CN101022111A (zh) | 2007-08-22 |
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ID=38709817
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105448930A (zh) * | 2015-01-13 | 2016-03-30 | 北京芯盈速腾电子科技有限责任公司 | 非挥发性内存总成及其制作方法 |
| CN108649030A (zh) * | 2017-03-17 | 2018-10-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法、电子装置 |
-
2006
- 2006-02-16 CN CN 200610004395 patent/CN101022111A/zh active Pending
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