JP2004228571A - Ｓｏｎｏｓ型不揮発性メモリ及びその製造方法 - Google Patents

Abstract

【課題】 ＳＯＮＯＳ型不揮発性メモリ及びその製造方法を提供する。
【解決手段】 半導体基板１００上に複数個の第１ゲート１２０を形成した後に、第１ゲート１２０の側壁に電荷貯蔵スペーサ１４０及び電荷貯蔵スペーサ１４０を覆う第２ゲート１８５を順次に形成する。電荷貯蔵スペーサ１４０は第１ゲート１２０を含む半導体基板１００上に電荷貯蔵膜を形成した後に、第１ゲート１２０の上部面より低くなるまで電荷貯蔵膜を異方性エッチングして形成することができる。また、第２ゲート１８５も電荷貯蔵スペーサ１４０を含む半導体基板１００上に形成された第２ゲート導電膜を異方性エッチングして形成する。これによって、電荷貯蔵スペーサ１４０及び第２ゲート１８５は第１ゲート１２０の側面に自己整列される。以後、第１ゲート１２０及び第２ゲート１８５を連結するための連結子２２５をさらに形成することもできる。
【選択図】図９

Description

本発明は、半導体装置及びその製造方法に関するものであり、特に、ＳＯＮＯＳ型不揮発性メモリ及びその製造方法に関するものである。

不揮発性メモリ装置は電源が供給されなくても、貯蔵された情報を維持することができる半導体装置として、電子装置の小型化及び携帯化に応じて、その需要が急増している。前記不揮発性メモリ装置の代表的な例は、浮遊ゲートを情報貯蔵のための場所として使用するフラッシュメモリである。しかし、最近、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型不揮発性メモリに対する研究が活発に進められている。

前記フラッシュメモリは、プログラム及び消去動作を通じて、セルトランジスタに貯蔵された情報を変更する。この時に、前記プログラム及び消去動作は、おおよそ１０Ｖ以上の大電位差が必要になり、このように、大きい電位差を形成するため、前記フラッシュメモリは周辺回路領域に配置される多数のポンピング回路を具備する。前記ポンピング回路が多ければ多いほど半導体装置の集積度が低下し、製品の価格は増加する。また、前記フラッシュメモリは、上述の大きい電位差でもトランジスタ及び配線が絶縁破壊（ｂｒｅａｋｄｏｗｎ）されないように形成しなければならず、技術的難しさを有する。前記ＳＯＮＯＳ型不揮発性メモリ装置は上述のフラッシュメモリの短所を克服するための代案として提示されている。

前記ＳＯＮＯＳ型不揮発性メモリは、一般的に半導体基板上に酸化膜、窒化膜、酸化膜及び多結晶シリコン膜が順次に積層された構造を有する。前記窒化物は前記酸化膜の間にサンドイッチされて、電荷がトラッピングされる媒体（ｅｌｅｃｔｒｉｃ ｃｈａｒｇｅ ｔｒａｐｐｉｎｇ ｍｅｄｉｕｍ）として使用される。前記電荷トラッピング媒体はＳＯＮＯＳ型不揮発性メモリの情報貯蔵のための場所である。したがって、前記窒化膜は通常のフラッシュメモリの浮遊ゲートと類似の機能を実行する構造物である。

一方、半導体装置の高集積化のために、前記ＳＯＮＯＳ型不揮発性メモリは二つのセルが一つの共通ソースラインを共有する構造で形成されることができる。この場合に、前記一つの共通ソースラインを共有する隣接の二つのセルは、チャンネル長さが異なることができる。厳密に言えば、このようなチャンネル長さの非対称性はいわゆるスプリットゲート型フラッシュメモリでも示すことができる問題である。

図２０及び図２１は一般的なソースラインを共有する構造の不揮発性メモリで示す偶奇不良（ｅｖｅｎ−ｏｄｄ ｆａｉｌｕｒｅ）の問題点を説明するための工程断面図である。

図２０及び図２１を参照すると、半導体基板１０上に下部酸化膜２０を形成し、前記下部酸化膜２０上に電荷貯蔵膜パターン３０を形成する。以後、前記電荷貯蔵膜パターン３０の表面に上部酸化膜４０をコンフォマルに形成する。

前記上部酸化膜４０を含む半導体基板の全面にゲート導電膜を形成した後に、これをパターニングして前記電荷貯蔵膜パターン３０の上部を渡るゲートパターン５０を形成する。前記ゲートパターン５０をマスクとして使用するイオン注入工程を実施して、前記半導体基板１０に不純物領域６０を形成する。前記不純物領域６０はメモリセルトランジスタのソース／ドレインで使用される。

一方、前記ゲートパターン５０は通常のフォトリソグラフィ工程を使用して形成されるので、前記電荷貯蔵膜パターン３０に対して誤整列される。隣接する二セルトランジスタのチャンネル長さ（ｌ_１及びｌ_２）はこのような前記ゲートパターン５０と前記電荷貯蔵膜パターン３０との間により異なることができる（ｌ_１≠ｌ_２）。このようなチャンネルの長さの非対称性により、一つのビットラインに接続された複数個のセルトランジスタは動作特性で周期的な不均一性を示す。このような周期的な不均一性は通常に偶奇不良（ｅｎｖｅ−ｏｄｄ ｆａｉｌｕｒｅ）という。

本発明の課題は隣接する二つのセルを対称的に形成することができるＳＯＮＯＳ型不揮発性メモリの製造方法を提供することにある。

本発明の他の課題は、偶奇不良を予防することができるＳＯＮＯＳ型不揮発性メモリを提供することにある。

上述の課題を達成するために、本発明は電荷トラッピング媒体をスペーサ形で形成することを特徴とするＳＯＮＯＳ型不揮発性メモリの製造方法を提供する。この方法は、半導体基板上に複数個の第１ゲートを形成し、前記第１ゲートの側壁に電荷貯蔵スペーサを形成した後に、前記第１ゲートの側壁に配置されて前記電荷貯蔵スペーサを覆う第２ゲートを形成する段階を含む。

前記第１ゲートを形成する前に、素子分離膜及び絶縁膜をさらに形成することが望ましい。前記素子分離膜は前記半導体基板の所定の領域に行方向及び列方向に沿って二次元的に配置されて活性領域を限定する。この時に、一方向に沿って配列された前記素子分離膜の上部には二つの平行な前記第１ゲートが形成される。前記ゲート絶縁膜は前記半導体基板の表面を熱酸化させる方法で前記活性領域上に形成されるシリコン酸化膜であることが望ましい。

前記電荷貯蔵スペーサを形成する前に、前記第１ゲートの側壁に第１絶縁膜をさらに形成することもできる。この時に、前記第１絶縁膜はシリコン酸化膜で形成し、前記電荷貯蔵スペーサはシリコン窒化膜またはシリコン酸化窒化膜で形成することが望ましい。

前記電荷貯蔵スペーサを形成する段階は、前記第１ゲートを含む半導体基板上に電荷貯蔵膜を形成した後に、前記電荷貯蔵膜を異方性エッチングする段階を含むことができる。前記異方性エッチングは前記電荷貯蔵膜の上部面が前記第１ゲートの上部面より低くなるまで、シリコン酸化膜及びシリコン膜に対してエッチング選択性を有するエッチングレシピを使用して実施することが望ましい。

前記第２ゲートを形成する前に、隣接する二つの第１ゲート及びこれらの間の領域を覆うマスクパターンをさらに形成することができる。以後、前記マスクパターンをマスクとして使用する第１イオン注入工程を実施して、前記マスクパターンの間の活性領域に第１不純物領域を形成する。以後、前記マスクパターンを除去する。この時に、前記マスクパターンの間の活性領域は前記素子分離膜により限定されることができる。また、前記マスクパターンを除去する前に、前記第１不純物領域の上部で前記電荷貯蔵スペーサを除去することもできる。この除去段階はシリコン酸化膜及びシリコン膜に対してエッチング選択性を有するエッチングレシピを使用して実施する。

または、前記第２ゲートを形成する前に、前記電荷貯蔵スペーサを含む半導体基板の全面を覆う第２絶縁膜を形成することができる。この時に、前記第２絶縁膜はシリコン酸化膜で形成することが望ましい。

前記第２ゲートを形成する段階は、前記電荷貯蔵スペーサを含む半導体基板上に第２ゲート導電膜を形成した後に、これを異方性エッチングする段階を含む。この時に、前記異方性エッチング段階はシリコン酸化膜及びシリコン膜に対してエッチング選択性を有するエッチングレシピを使用することが望ましい。

また、前記第２ゲートを形成した後に、前記第１不純物領域の上部の前記第１ゲートを除去する段階をさらに実施することもできる。望ましくは、前記第２ゲートを除去する前に、前記第１不純物領域を覆うマスクパターンを形成し、前記マスクパターンをイオン注入マスクとして使用する第２イオン注入工程を実施した後に、前記マスクパターンを除去する段階をさらに実施することもできる。前記第２イオン注入工程により前記マスクパターンの間の活性領域には第２不純物領域が形成される。

または、前記第２ゲートを形成した後に、前記第２ゲート及び前記第１ゲートをマスクとして使用する第２イオン注入工程を実施することもできる。この場合に、前記第２イオン注入工程は共通ソースで使用される第２不純物領域及びドレインとして使用される高濃度ドレイン領域を形成する。

一方、前記第２ゲートを形成した後に、前記第２ゲートを含む半導体基板の全面に層間絶縁膜を形成した後に、これをパターニングして前記第１ゲート及び第２ゲートの上部面を共に露出させる開口部をさらに形成することもできる。続いて、前記開口部を満たす導電膜を形成した後に、これをパターニングして前記第１ゲート及び第２ゲートを連結する連結子をさらに形成する。

前記他の課題を達成するために、本発明は、スペーサ形態の電荷トラッピング媒体を具備するＳＯＮＯＳ型不揮発性メモリを提供する。このメモリは、半導体基板の所定の領域の上部に配置された複数個の第１ゲート、前記第１ゲートの一側壁に配置された電荷貯蔵スペーサ及び第２ゲートを含む。前記第２ゲートは前記電荷貯蔵スペーサを覆い、前記第１ゲートの前記一側壁に配置される。

前記半導体基板の所定の領域には活性領域を限定する素子分離膜がさらに配置されることができる。この時に、前記素子分離膜は行方向及び列方向に沿って二次元的に配列されることが望ましい。

前記第１ゲートは前記素子分離膜の上部を互いに平行に横切り、各素子分離膜の上部には前記第１ゲートの二つずつ配置されることが望ましい。この場合に、前記電荷貯蔵スペーサは互いに異なる素子分離膜の上部を渡る二つの隣接した第１ゲートの内側壁に配置される。これに加えて、前記電荷貯蔵スペーサの間の活性領域には第２不純物領域が配置される。前記第２不純物領域は隣接のセルトランジスタの共通ソースラインで使用される。

一方、同一の素子分離膜の上部を渡る二つの第１ゲートの間の活性領域には、前記素子分離膜により分離される第１不純物領域が配置される。この時に、前記第１ゲートの他の側壁には絶縁膜スペーサが配置されることもできる。すなわち、前記絶縁膜スペーサは前記第１不純物領域に隣接して配置されることができる。

また、前記第１ゲートの他の側壁には物質膜パターンがさらに配置されることができ、前記物質膜パターンは前記第２ゲートと同一の物質であり、前記第１不純物領域に隣接して配置されることが望ましい。

前記第１ゲート及び第２ゲートは各々多結晶シリコン膜、シリサイド膜及び金属膜のうちで選択された少なくとも一つの物質であることが望ましい。また、前記電荷貯蔵スペーサはシリコン窒化膜またはシリコン酸化窒化膜であり得る。

前記電荷貯蔵スペーサの側壁は素子分離膜の上部に形成されることができる。これによって、隣接のセルの電荷貯蔵スペーサは互いに分離される。また、前記第１ゲートと前記電荷貯蔵スペーサとの間には第１絶縁膜が配置され、前記電荷貯蔵スペーサと前記第２ゲートとの間には第２絶縁膜が配置されることができる。これに加えて、前記第１ゲート及び第２ゲートは連結子により電気的に連結されることが望ましい。

また、前記第１、第２ゲート及び電荷貯蔵スペーサと前記半導体基板との間にはゲート絶縁膜が介在されることが望ましい。この時に、前記ゲート絶縁膜はシリコン酸化膜であることが望ましい。

本発明によると、スペーサ形成工程を使用して、セルトランジスタのゲート電極を形成する。これによると、電荷貯蔵スペーサにゲート電極が自己整列されるので、偶奇不良（ｅｖｅｎ−ｏｄｄ ｆａｉｌｕｒｅ）を予防することができる。また、ゲート電極をフォトリソグラフィ工程を使用して形成するので、製造費用を節減することができる。その結果、より安定的な特性を有するＳＯＮＯＳ型不揮発性メモリを安く製造することができる。

また、本発明によると、プログラム動作でゲートにＶｃｃを印加するので、過度に電流が流れることを予防することができる。これによって、低消耗電極を有するＳＯＮＯＳ型不揮発性メモリを製造することができる。

以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は、開示された内容を徹底して完全にするために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層、または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることができるものである。

図１乃至図８及び図９乃至図１３は各々本発明の望ましい実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図及び斜視図である。図９乃至図１３は順次に図１、図３、図４、図５及び図６に相応する斜視図である。

図１乃至図８及び図９乃至図１３を参照すると、半導体基板の所定の領域に活性領域を限定する複数個の素子分離膜１０５が配置される。前記素子分離膜１０５は行方向（ｘ−方向）及び列方向（ｙ−方向）に沿って二次元的に配列されることができる。この時に、前記素子分離膜１０５の各々は横／縦の長さが異なる島形、例えば、長方形または楕円形であり得る。

前記素子分離膜１０５が形成された半導体基板の上部には、複数個の第１ゲート１２０が配置される。前記第１ゲート１２０は行方向または列方向に沿って互いに平行に配置される。望ましくは、二つの第１ゲート１２０は一方向に沿って配列された素子分離膜１０５の上部を渡る。すなわち、複数個の素子分離膜１０５が一方向に沿って互いに平行に配置され、これら素子分離膜１０５の上部には二つの第１ゲート１２０が配置される。

このような配置によると、一つの第１ゲート（１２０、便宜上‘基準ゲート（ｒｅｆｅｒｅｎｃｅ ｇａｔｅ’）という）の両側には互いに異なる第１ゲートが各々一つ配置される。一側の第１ゲート（１２０、便宜上‘左ゲート（ｌｅｆｔ ｇａｔｅ’）という）が前記基準第１ゲートと同一の素子分離膜の上部を渡ると、他の側の第１ゲート（１２０、便宜上‘右ゲート（ｒｉｇｈｔ ｇａｔｅ）’という）は前記基準第１ゲートとは異なる素子分離膜１０５の上部を渡る。簡単な説明のために、前記‘基準ゲート’と前記‘右ゲート’はこれから‘ゲート対’（ａ ｐａｉｒ ｏｆ ｓｅｌｅｃｔｉｏｎ ｇａｔｅｓ）という。すなわち、前記‘ゲート対’は互いに異なる素子分離膜の上部を渡る二つの隣接する第１ゲートをいう。

本発明によると、前記ゲート対を形成する第１ゲート１２０の間の活性領域は、トランジスタのソースで使用される第２不純物領域２０４である。前記ゲート対は互いに異なる素子分離膜１０５の上部を渡るので、前記第２不純物領域２０４は前記素子分離膜１０５により断絶されず、連続する。これによって、前記第２不純物領域２０４は複数個のトランジスタのソース領域を連結する共通ソースラインで使用される。また、隣接する二つの‘ゲート対’の間の活性領域はトランジスタのドレインで使用される第１不純物領域２０２である。前記第１不純物領域２０２は前記素子分離膜１０５により断絶される。前記第１不純物領域２０２には各々一つずつのビットラインコンタクトプラグ２２０が配置される。前記第１ゲート１２０に垂直な方向に沿って配列された前記ビットラインコンタクトプラグ２２０はビットライン（図示しない）により連結されることができる。

前記第１ゲート１２０の側壁には電荷貯蔵スペーサ１４０が配置される。前記電荷貯蔵スペーサ１４０は前記ゲート対を形成する第１ゲート１２０の間に、すなわち前記第２不純物領域２０４に隣接に配置される。または、前記電荷貯蔵スペーサ１４０は、図３、図４、図７、図８、図１０及び図１１に示したように、前記ゲート対を形成する第１ゲート１２０の外側壁に、すなわち、前記第１不純物領域２２０に隣接に配置されることもできる。しかし、前記第１不純物領域２０２に隣接して配置される電荷貯蔵スペーサ１４０はメモリの情報貯蔵機能と関係しない。但し、イオン注入工程などでマスクとして使用されることができる。

一方、前記電荷貯蔵スペーサ１４０は前記素子分離膜１０５の上部で切断されることができ、この場合、図２、図４、図８及び図１１に示したように、前記電荷貯蔵スペーサ１４０は長方形の島形を形成する。または、前記電荷貯蔵スペーサ１４０は前記素子分離膜１２０の上部で切断されず、図１、図３、図５、図６、図７、図９、図１０、図１２、及び図３に示したように、前記第１ゲート１２０の側壁に連結して配置されることもできる。

前記ゲート対を形成する第１ゲート１２０の間には、前記電荷貯蔵スペーサ１４０の上部及び外側壁を覆う二つの第２ゲート１８５が配置される。前記第２ゲート１８５は前記電荷貯蔵スペーサ１４０が配置される領域に形成され、各第２ゲート１８５は各一つずつの電荷貯蔵スペーサ１４０を覆う。前記第２ゲート１８５は、図５、図７、図８、及び図１２に示したように、二つの隣接のゲート対の間に配置されることもできる。この場合に、前記第２ゲート１８５は前記第１ゲート１２０の両方の側壁に全部配置される。

前記第１ゲート１２０及び第２ゲート１８５を含む半導体基板は層間絶縁膜（図示しない）で覆われる。前記層間絶縁膜内には前記第２ゲート１８５及び第１ゲート１２０を連結する連結子２２５が配置されることができる。連結子は、図１、図２、図３、図４、図５、図７、図８、図９、図１０、図１１及び図１２に示したように、前記ビットラインコンタクトプラグ２２０と類似なロッド（ｒｏｄ）形で形成される。または前記連結子２２５は、図６及び図１３に示したように、中間で切断されず、前記第１ゲート１２０に沿って連続して配置されることもできる。図６及び図１３に示した、中間で切断されない連結子２２５は、もちろん他の実施の形態でも適用されることができる。

前記半導体基板１００上にはゲート絶縁膜１１０が配置される。前記第１ゲート１２０、第２ゲート１８５及び電荷貯蔵スペーサ１４０は前記ゲート絶縁膜１１０上に配置される。前記電荷貯蔵スペーサ１４０と前記第２ゲート１８５との間には第２絶縁膜１７０が配置されることもできる。前記第２絶縁膜１７０は、前記第１ゲート１２０と前記第２ゲート１８５、前記第２ゲート１８５と前記ゲート絶縁膜１１０との間にも配置されることができる。前記第１ゲート１２０と前記第２絶縁膜１７０との間にはシリコン酸化膜で形成される第１絶縁膜１３０が配置されることもできる。

一方、本発明による不揮発性メモリは、ホットキャリアインジェクション（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）、ＦＮトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）などのような不揮発性メモリの動作のために使用される通常の方法が使用される。本発明の一実施の形態による動作条件は下の表１の通りである。しかし、本発明による不揮発性メモリは他の動作条件または下の表１に開示された条件から変更した条件でも動作されることができる。

表１に示したように、本発明の一実施の形態による不揮発性メモリは、プログラム動作の間Ｖｃｃ電圧がゲートに印加される。これによって、ゲートに高電圧Ｈ／Ｖが印加される場合に、消耗電流が過度に流れる現象を防止できる。

図１４乃至図１９は本発明の望ましい実施の形態による、ＳＯＮＯＳ型不揮発性メモリの製造方法を説明するための工程断面図である。各図面は図１に示した点線Ｉ−Ｉ'での断面を、工程順序に応じて示す。

図１及び図１４を参照すると、半導体基板１００の所定の領域に活性領域を限定する複数個の素子分離膜１０５を形成した後に、前記活性領域上にゲート絶縁膜１１０を形成する。以後、前記ゲート絶縁膜１１０を含む半導体基板の全面に第１ゲート導電膜を形成する。

本発明の望ましい実施の形態によると、前記素子分離膜１０５は行方向（ｘ−方向）及び列方向（ｙ−方向）に沿って二次元的に配列される。この時に、前記素子分離膜１０５の各々は横／縦の長さが異なる島形、例えば、長方形または楕円形であり得る。前記素子分離膜１０５を形成する方法は、通常のＬＯＣＯＳ技術またはトレンチ技術が使用されることができる。また、前記ゲート絶縁膜１１０は前記半導体基板１００の活性領域を熱酸化させる方法で形成されたシリコン酸化膜であることが望ましい。前記第１ゲート導電膜は多結晶シリコンまたは順次に積層された多結晶シリコン及びシリサイドで形成することが望ましい。前記第１ゲート導電膜上には反射防止膜またはハードマスク膜などの機能で使用される絶縁膜がさらに配置されることもできる。

以後、前記第１ゲート導電膜をパターニングして、前記活性領域及び前記素子分離膜１０５を横切る複数個の第１ゲート１２０を形成する。前記第１ゲート１２０は行方向及び列方向に沿って互いに平行に配置される。望ましくは、複数個の素子分離膜１０５が一方向に沿って互いに平行に配置され、前記第１ゲート１２０のうち二つはこれら素子分離膜１０５の上部を渡るように形成される。この時に、簡単な説明のために、隣接する二つの第１ゲート１２０が図１で説明された‘ゲート対’を構成するように選択することができる。前記‘ゲート対’は互いに異なる素子分離膜１０５の上部を渡る二つの隣接の第１ゲート１２０を示す。

前記第１ゲート１２０を含む半導体基板の全面に第１絶縁膜１３０を形成することができる。前記第１絶縁膜１３０はシリコン酸化膜で形成し、前記第１ゲート１２０の表面を熱酸化させる方法、または化学気相蒸着の方法で形成することができる。

続いて、前記第１絶縁膜１３０を含む半導体基板の全面に、ＳＯＮＯＳ型不揮発性メモリで情報貯蔵のための物質で使用される電荷貯蔵膜（図示しない）をコンフォマルに形成する。情報貯蔵のために、前記電荷貯蔵膜はトラップサイトが豊かなシリコン窒化膜またはシリコン酸化窒化膜で形成することが望ましい。以後、前記電荷貯蔵膜を異方性エッチングして、前記第１ゲート１２０の側壁に配置される電荷貯蔵スペーサ１４０を形成する。

前記電荷貯蔵スペーサ１４０は前記第１ゲート１２０より低い上部面を有するように形成する。このために、前記異方性エッチング工程は前記第１ゲート１２０の上部で前記第１絶縁膜１３０を露出させ、前記第１ゲート１２０の間の活性領域の上部で前記ゲート絶縁膜１１０を露出させるように実施する。このために、前記エッチング工程はシリコン酸化膜に対してエッチング選択性を有するエッチングレシピを使用する。これに加えて、前記エッチング工程はシリコン膜に対してもエッチング選択性を有するエッチングレシピを使用することが望ましい。

図１及び図１５を参照すると、前記電荷貯蔵スペーサ１４０を含む半導体基板の所定の領域に、マスクパターン１５０を形成する。前記マスクパターン１５０は通常のフォトリソグラフィ工程を使用して形成されたフォトレジストであることが望ましい。前記マスクパターン１５０は前記ゲート対を形成する第１ゲート１２０の間の前記電荷貯蔵スペーサ１４０及びこれらの間の活性領域を覆うように形成する。このために、前記マスクパターン１５０の両方の側壁は略前記第１ゲート１２０の上部の中央に形成される。これによって、前記ゲート対の外部の側壁に形成された前記電荷貯蔵スペーサ１４０は露出される。

以後、前記マスクパターン１５０をエッチングマスクとして使用して、前記露出された電荷貯蔵スペーサ１４０を除去する。この時に、前記マスクパターン１５０により覆われた、ゲート対の内部の電荷貯蔵スペーサ１４０はエッチングされない。前記エッチング工程は前記ゲート絶縁膜１１０、第１絶縁膜１３０及びマスクパターン１５０に対してエッチング選択性を有するエッチングレシピを使用して実施する。また、前記エッチング工程は等方性エッチング、望ましくは、湿式エッチングの方法で実施する。このために、前記エッチング工程は燐酸を含むエッチング液を使用して、湿式エッチングの方法で実施することが望ましい。

続いて、前記マスクパターン１５０及び前記第１ゲート１２０をイオン注入のためのマスクとして使用して、第１イオン注入工程１５５を実施する。これによって、前記ゲート対の間の活性領域にはトランジスタのドレインで使用される第１不純物領域１６０が形成される。図１乃至図８に示したように、前記第１不純物領域１６０は前記素子分離膜１０５により分離される。

一方、前記ゲート対の間の電荷貯蔵スペーサ１４０は除去されず、残存することもできる。（図３、図４、図７及び図８を参照）この場合に、前記第１不純物領域１６０は前記電荷貯蔵スペーサ１４０により前記第１ゲート１２０から離隔されるが、後続工程により熱的に拡散されて前記電荷貯蔵スペーサ１４０の下に拡張される。

図１及び図１６を参照すると、前記マスクパターン１５０を除去して、前記電荷貯蔵スペーサ１４０を露出させる。前記マスクパターン１５０が除去された半導体基板の全面に、第２絶縁膜１７０及び第２ゲート導電膜１８０を順次に形成する。

前記第２絶縁膜１７０は優れたステップカバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）を有するように化学気相蒸着工程を使用して形成し、望ましくは、シリコン酸化膜で形成する。前記第２絶縁膜１７０の厚さは本発明による不揮発性メモリの動作特性に大きく影響を及ぼす。したがって、第２絶縁膜１７０は微細に蒸着の厚さを調節することが可能な原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）の方法で形成することもできる。

前記第２ゲート導電膜１８０は多結晶シリコン膜で形成することが望ましい。また、前記第２ゲート導電膜１８０も優れたステップカバレッジを有するように形成することが必要である。したがって、前記第２ゲート導電膜１８０はシランガス（ｓｉｌｉａｎｅ ｇａｓ、ＳｉＨ_４）またはジシランガス（ｄｉｓｉｌａｎｅ ｇａｓ、Ｓｉ_２Ｈ_６）を使用して熱分解する段階を含む化学気相蒸着の方法で形成することが望ましい。これに加えて、導電性を有することができるように、前記第２ゲート導電膜１８０を形成する段階は不純物を注入する段階をさらに含むことが望ましい。前記不純物はイオン注入またはインシチュ（ｉｎ−ｓｉｔｕ）にドーピングされることができる。

図１及び図１７を参照すると、前記第２絶縁膜１７０が露出されるまで、前記第２ゲート導電膜１８０を異方性エッチングする。これによって、前記第１ゲート１２０の両方の側壁には第２ゲート１８５が配置される。

前記ゲート対の内側壁に配置される前記第２ゲート１８５は本発明によるＳＯＮＯＳ型不揮発性メモリのまた異なるゲートとしての役割を果たす。すなわち、下の図８で説明するように、前記第２ゲート１８５は隣接の前記第１ゲート１２０と連結されることもできる。一方、前記ゲート対の外側壁に配置される前記第２ゲートパターン１８５はゲートとしての役割を果たせず、後続工程でイオン注入マスクとして使用されることができる。

前記第２ゲート１８５及び前記第１ゲート１２０をマスクとして使用する第２イオン注入工程１９０を実施する。これによって、前記ゲート対を構成する第１ゲート１２０の間の活性領域にはセルトランジスタのソースとして使用される第２不純物領域２０４が形成される。この時に、前記ゲート対の間の活性領域、すなわち前記第１不純物領域１６０にはトランジスタのドレインとして使用される高濃度ドレイン領域２０２が同時に形成されることもできる。

一方、プログラム動作の効率を高めるためには、前記高濃度ドレイン領域２０２より前記第２不純物領域２０４の不純物濃度を高めることが望ましい。このために、前記第１不純物領域１６０を覆うまた異なるマスクパターンを形成した後に、前記第２不純物領域２０４に不純物を注入する追加的なイオン注入工程をさらに実施することもできる。

図１５で説明したように、前記電荷貯蔵スペーサ１４０を除去しない実施の形態による場合に、前記第１イオン注入工程１５５と第２イオン注入工程１９０の不純物濃度を互いに異なって進行することができる。この場合に、上述の前記高濃度ドレイン領域２０２と前記第２不純物領域２０４との間の不純物濃度は容易に異なって形成することができる。

図１及び図１８を参照すると、前記第２不純物領域２０４が形成された半導体基板の全面に層間絶縁膜２１０を形成する。以後、前記層間絶縁膜２１０をパターニングして、前記高濃度ドレイン領域２０２を露出させるコンタクトホール２１５を形成する。前記コンタクトホール２１５は図示しないが、所定の領域で前記第２不純物領域２０４を露出させることもできる。

前記層間絶縁膜２１０はシリコン酸化膜、シリコン窒化膜及びシリコン酸化窒化膜のうちで選択された少なくとも一つの物質で形成することができる。また、前記層間絶縁膜２１０は化学気相蒸着、スピンコーティング及び物理気相蒸着のうちの一つの方法で形成することができる。

一方、前記層間絶縁膜２１０を形成する前に、図１８に示したように、前記ゲート対の間に配置された前記第２ゲート１８５を選択的に除去することができる。このような選択的な除去のためには、前記第１不純物領域１６０上に配置された前記第２ゲート１８５を露出させるエッチングマスクを使用することが必要である。このために、前記第１不純物領域１６０を形成するために使用されたマスクパターン１５０を再び形成した後に、これを前記選択的除去のためのエッチングマスクとして使用することもできる。前記選択的除去工程はシリコン酸化膜に対してエッチング選択性を有するエッチングレシピを使用して実施する。また、前記選択的除去工程は等方性エッチング、例えば、湿式エッチングの方法で実施することが望ましい。このように、前記第２ゲート１８５を選択的に除去する方法による場合に、後続工程による結果物は図１、図２、図３、図４及び図６に示した平面的構造を有する。図５、図７及び図８に示したように、前記第２ゲート１８５を除去せず、前記層間絶縁膜２１０を形成することもできる。

また、前記コンタクトホール２１５を形成する間、前記第１ゲート１２０及びこれに隣接した第２ゲート１８５を共に露出させる連結開口部２１７を形成することが望ましい。前記連結開口部２１７は図１、図２、図３、図４、図５、図７及び図８に示したように、前記コンタクトホール２１５のようなホール形態であるか、図６に示したように、中間に切断されない溝形態であり得る。

図１及び図１９を参照すると、前記コンタクトホール２１５及び前記連結開口部２１７を満たすプラグ導電膜を、半導体基板の全面に形成する。前記層間絶縁膜２１０の上部面が露出されるように、前記プラグ導電膜をエッチングすることによって、前記コンタクトホール２１５及び前記連結開口部２１７を各々満たすコンタクトプラグ２２０及び連結子２２５を形成する。

前記プラグ導電膜は多結晶シリコン、アルミニウム、タングステン、チタン、チタン窒化膜、タンタル及びタンタル窒化膜のうちで選択された少なくとも一つの物質であり得る。前記連結子２２５は前記第１ゲート１２０とこれに隣接した前記第２ゲート１８５を電気的に連結する。一方、前記プラグ導電膜をエッチングする段階は、化学−機械的研磨技術を使用する段階をさらに含むことができる。これに加えて、前記プラグ導電膜は前記層間絶縁膜２１０の上部面より低くなるように過度エッチングされることもできる。この実施の形態によると、前記コンタクトプラグ２２０及び前記連結子２２５は前記層間絶縁膜２１０の上部面より低くなる。以後、前記結果物の全面を覆うまた異なる層間絶縁膜を形成した後に、前記コンタクトプラグ２２０を連結するビットラインをさらに形成することができる。

本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す平面図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す斜視図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す斜視図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す斜視図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す斜視図である。 本発明の多様な実施の形態によるＳＯＮＯＳ型不揮発性メモリを示す斜視図である。 本発明の望ましい実施の形態によるＳＯＮＯＳ型不揮発性メモリの製造方法を説明するための工程断面図である。 本発明の望ましい実施の形態によるＳＯＮＯＳ型不揮発性メモリの製造方法を説明するための工程断面図である。 本発明の望ましい実施の形態によるＳＯＮＯＳ型不揮発性メモリの製造方法を説明するための工程断面図である。 本発明の望ましい実施の形態によるＳＯＮＯＳ型不揮発性メモリの製造方法を説明するための工程断面図である。 本発明の望ましい実施の形態によるＳＯＮＯＳ型不揮発性メモリの製造方法を説明するための工程断面図である。 本発明の望ましい実施の形態によるＳＯＮＯＳ型不揮発性メモリの製造方法を説明するための工程断面図である。 一般的なソースラインを共有する構造の不揮発性メモリで示す偶奇不良の問題点を説明するための工程断面図。 一般的なソースラインを共有する構造の不揮発性メモリで示す偶奇不良の問題点を説明するための工程断面図。

符号の説明

１００…半導体基板、
１０５…素子分離膜、
１１０…ゲート絶縁膜、
１２０…第１ゲート、
１３０…第１絶縁膜、
１４０…電荷貯蔵スペーサ、
１６０…第１不純物領域、
１７０…第２絶縁膜、
１８５…第２ゲート、
２０２…第１不純物領域、
２０４…第２不純物領域、
２２０…ビットラインコンタクトプラグ、
２２５…連結子。

Claims (35)

1. 半導体基板上に複数個の第１ゲートを形成する段階と、
   前記第１ゲートの側壁に電荷貯蔵スペーサを形成する段階と、
   前記第１ゲートの側壁に配置されて、前記電荷貯蔵スペーサを覆う第２ゲートを形成する段階と、
   を含むことを特徴とするＳＯＮＯＳ型不揮発性メモリの製造方法。
2. 前記第１ゲートを形成する前に、
   前記半導体基板の所定の領域に活性領域を限定する素子分離膜を形成する段階と、
   前記活性領域上にゲート絶縁膜を形成する段階と、
   をさらに含むことを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
3. 前記素子分離膜は行方向及び列方向に沿って二次元的に形成し、一方向に沿って配列された前記素子分離膜の上部には二つの平行な前記第１ゲートが形成されることを特徴とする請求項２に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
4. 前記ゲート絶縁膜は熱酸化工程で形成したシリコン酸化膜であることを特徴とする請求項２に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
5. 前記電荷貯蔵スペーサを形成する前に、前記第１ゲートの側壁に第１絶縁膜を形成する段階をさらに含むことを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
6. 前記第１絶縁膜は、シリコン酸化膜で形成することを特徴とする請求項５に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
7. 前記電荷貯蔵スペーサは、シリコン窒化膜またはシリコン酸化窒化膜で形成することを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
8. 前記電荷貯蔵スペーサを形成する段階は、
   前記第１ゲートを含む半導体基板上に、電荷貯蔵膜を形成する段階と、
   前記第１ゲートの上部面より低くなるように、前記電荷貯蔵膜を異方性エッチングする段階と、
   を含むことを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
9. 前記電荷貯蔵膜を異方性エッチングする段階は、シリコン酸化膜及びシリコン膜に対してエッチング選択性を有するエッチングレシピを使用して実施することを特徴とする請求項８に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
10. 前記第２ゲートを形成する前に、
    隣接する二つの第１ゲート及びこれらの間の領域を覆うマスクパターンを形成する段階と、
    前記マスクパターンをマスクとして使用する第１イオン注入工程を実施して、前記マスクパターンの間の活性領域に第１不純物領域を形成する段階と、
    前記マスクパターンを除去する段階と、
    をさらに含み、
    前記マスクパターンの間の活性領域は、前記素子分離膜により限定されることを特徴とする請求項２に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
11. 前記マスクパターンを除去する前に、前記第１不純物領域の上部で前記電荷貯蔵スペーサを除去する段階をさらに含むことを特徴とする請求項１０に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
12. 前記電荷貯蔵スペーサを除去する段階は、シリコン酸化膜及びシリコン膜に対してエッチング選択性を有するエッチングレシピを使用して実施することを特徴とする請求項１１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
13. 前記第２ゲートを形成する前に、前記電荷貯蔵スペーサを含む半導体基板の全面を覆う第２絶縁膜を形成する段階をさらに含むことを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
14. 前記第２絶縁膜は、シリコン酸化膜で形成することを特徴とする請求項１３に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
15. 前記第２ゲートを形成する段階は、
    前記電荷貯蔵スペーサを含む半導体基板上に、第２ゲート導電膜を形成する段階と、
    前記第２ゲート導電膜を異方性エッチングする段階と、
    を含み、
    前記第２ゲート導電膜を異方性エッチングする段階は、シリコン酸化膜及びシリコン膜に対してエッチング選択性を有するエッチングレシピを使用することを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
16. 前記第２ゲートを形成した後に、前記第１不純物領域の上部の前記第２ゲートを除去する段階をさらに実施することを特徴とする請求項１０に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
17. 前記第１不純物領域の上部の前記第２ゲートを除去する段階を実施する前に、
    前記第１不純物領域を覆うマスクパターンを形成する段階と、
    前記マスクパターンをイオン注入マスクとして使用する第２イオン注入工程を実施して、前記マスクパターンの間の活性領域に第２不純物領域を形成する段階と、
    前記マスクパターンを除去する段階と、
    をさらに実施することを特徴とする請求項１６に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
18. 前記第２ゲートを形成した後に、前記第２ゲート及び前記第１ゲートをマスクとして使用する第２イオン注入工程を実施する段階をさらに含むことを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
19. 前記第２ゲートを形成した後に、
    前記第２ゲートを含む半導体基板の全面に層間絶縁膜を形成する段階と、
    前記層間絶縁膜をパターニングして、前記第１ゲート及び前記第２ゲートの上部面を露出させる開口部を形成する段階と、
    前記層間絶縁膜をパターニングして、前記第１ゲート及び前記第２ゲートの上部面と共に露出させる開口部を形成する段階と、
    前記開口部を満たす導電膜を形成する段階と、
    前記導電膜をパターニングする段階と、
    をさらに含むことを特徴とする請求項１に記載のＳＯＮＯＳ型不揮発性メモリの製造方法。
20. 半導体基板の所定の領域の上部に配置された複数個の第１ゲートと、
    前記第１ゲートの一側壁に配置された電荷貯蔵スペーサと、
    前記電荷貯蔵スペーサを覆い、前記第１ゲートの前記一側壁に配置される第２ゲートと、
    を含むことを特徴とするＳＯＮＯＳ型不揮発性メモリ。
21. 前記半導体基板の所定の領域に配置されて活性領域を限定する素子分離膜をさらに含み、前記素子分離膜は、行方向及び列方向に沿って二次元的に配列されることを特徴とする請求項２０に記載のＳＯＮＯＳ型不揮発性メモリ。
22. 前記第１ゲートは前記素子分離膜の上部を互いに平行に横切り、各素子分離膜の上部には前記第１ゲートが二つずつ配置されることを特徴とする請求項２１に記載のＳＯＮＯＳ型不揮発性メモリ。
23. 前記電荷貯蔵スペーサは、互いに異なる素子分離膜の上部を渡る二つの隣接した第１ゲートの内側壁に配置されることを特徴とする請求項２２に記載のＳＯＮＯＳ型不揮発性メモリ。
24. 前記電荷貯蔵スペーサの間の活性領域に配置される第２不純物領域を含み、前記第２不純物領域は、隣接するセルトランジスタの共通ソースラインであることを特徴とする請求項２３に記載のＳＯＮＯＳ型不揮発性メモリ。
25. 同一の素子分離膜の上部を渡る二つの第１ゲートの間の活性領域に配置される第１不純物領域を含み、前記第１不純物領域は、前記素子分離膜により分離されることを特徴とする請求項２２に記載のＳＯＮＯＳ型不揮発性メモリ。
26. 前記第１ゲートの他の側壁に配置される絶縁膜スペーサをさらに含み、前記絶縁膜スペーサは、前記第１不純物領域に隣接に配置されることを特徴とする請求項２５に記載のＳＯＮＯＳ型不揮発性メモリ。
27. 前記第１ゲートの他の側壁に配置される物質膜パターンをさらに含み、前記物質膜パターンは、前記第２ゲートと同一の物質であり、前記第１不純物領域に隣接して配置されることを特徴とする請求項２５に記載のＳＯＮＯＳ型不揮発性メモリ。
28. 前記第１ゲート及び第２ゲートは、各々多結晶シリコン膜、シリサイド膜及び金属膜のうちで選択された少なくとも一つの物質であることを特徴とする請求項２０に記載のＳＯＮＯＳ型不揮発性メモリ。
29. 前記電荷貯蔵スペーサは、シリコン窒化膜またはシリコン酸化窒化膜であることを特徴とする請求項２０に記載のＳＯＮＯＳ型不揮発性メモリ。
30. 前記電荷貯蔵スペーサは、前記素子分離膜の上部にその側壁が形成されることによって、隣接のセルの電荷貯蔵スペーサと分離されることを特徴とする請求項２１に記載のＳＯＮＯＳ型不揮発性メモリ。
31. 前記第１ゲートと前記電荷貯蔵スペーサとの間に介在される第１絶縁膜をさらに含むことを特徴とする請求項２０に記載のＳＯＮＯＳ型不揮発性メモリ。
32. 前記電荷貯蔵スペーサと前記第２ゲートとの間に介在される第２絶縁膜をさらに含むことを特徴とする請求項２０に記載のＳＯＮＯＳ型不揮発性メモリ。
33. 前記第１ゲート及び第２ゲートを連結する連結子をさらに含むことを特徴とする請求項２０に記載のＳＯＮＯＳ型不揮発性メモリ。
34. 前記第１、第２ゲート及び電荷貯蔵スペーサと前記半導体基板の間に介在されるゲート絶縁膜をさらに含むことを特徴とする請求項２０に記載のＳＯＮＯＳ型不揮発性メモリ。
35. 前記ゲート絶縁膜は、シリコン酸化膜であることを特徴とする請求項３４に記載のＳＯＮＯＳ型不揮発性メモリ。

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