JPH11354748A

JPH11354748A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH11354748A
Application number: JP10164638A
Authority: JP
Inventors: Shoji Yadori; 章二宿利; Kenichi Kuroda; 謙一黒田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-06-12
Filing date: 1998-06-12
Publication date: 1999-12-24

Abstract

(57)【要約】【課題】ＤＲＡＭと不揮発性メモリを同一の半導体基
板に混載した場合の製造工程を簡略化する。【解決手段】ＤＲＡＭとＭＩＳＦＥＴＱｍがメモリセ
ルとなる不揮発性メモリとを同一の半導体基板１に形成
し、ＭＩＳＦＥＴＱｍのゲート絶縁膜をドレイン側では
単層のシリコン酸化膜１０ａ、ソース側ではシリコン酸
化膜１０ｂ、シリコン窒化膜１０ｃおよびシリコン酸化
膜１０ｄの積層絶縁膜とする。ＭＩＳＦＥＴＱｍのドレ
インを高濃度のｎ⁺型半導体領域１２ａで、ソースを低
濃度のｎ^-型半導体領域１２ｂおよびゲート電極１１ｍ
に対してオフセットを有する高濃度のｎ⁺型半導体領域
１２ｃで構成する。ＤＲＡＭのビット線ＢＬおよび不揮
発性メモリのデータ線ＤＬをその内壁にサイドウォール
スペーサ１９を有する配線溝１８内に埋め込んで形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、記憶保持動作が必
要な随時書き込み読み出しメモリ（ＤＲＡＭ：Dynamic
Random Access Memory）と電気的書き換え可能な不揮発
性メモリ（ＥＥＰＲＯＭ：Electrical Erasable Progra
mmable Read Only Memory ）とを単一の基板に混載する
半導体集積回路装置に適用して有効な技術に関するもの
である。

【０００２】

【従来の技術】近年の電子機器の高機能化およびシステ
ム化に伴い、各種の機能を有した回路を１つの半導体チ
ップに混載する混載半導体集積回路装置の要求が高まっ
ている。特に、ＣＰＵ（Central Processing Unit ）に
代表されるロジック回路と、ＤＲＡＭに代表される記憶
回路とを１つの半導体チップに混載する半導体集積回路
装置に加えて、ＥＥＰＲＯＭ（特に一括消去型の電気的
書き換え可能な不揮発性メモリ、いわゆるフラッシュメ
モリ）をも同一基板に混載して電源が供給されな状態に
おいてもデータあるいはプログラムが保持できる半導体
集積回路装置の要求が高まっている。

【０００３】ＤＲＡＭおよび不揮発性メモリの概要を説
明すれば以下の通りである。

【０００４】一般にＤＲＡＭの基本構造としてトレンチ
型とスタックド型が知られている。トレンチ型は、情報
蓄積用容量素子（キャパシタ）を基板に掘ったトレンチ
の内部に形成するものであり、スタックド型は、情報蓄
積用容量素子を基板表面の転送用トランジスタ（メモリ
セル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor Field Effect Transistor ））の上部に形成するも
のである。スタックド型は、さらに情報蓄積用容量素子
をビット線の下部に配置するＣＵＢ（Capacitor Under
Bit-line）型および上部に配置するＣＯＢ（Capacitor
Over Bit-line）型に分類される。量産が開始された６
４Ｍビット以降の製品では、セル面積の縮小性に優れた
スタックド型でＣＯＢ型が主流となりつつある。

【０００５】ＣＯＢ型のメモリセルを有するＤＲＡＭの
構造は、たとえば、特開平７−７０８４号公報、特願昭
６２−１９８０４３号公報、特願昭６３−１０６３５号
公報または特開平８−１６７７０２号公報等に記載され
ているとおりである。すなわち、ＣＯＢ型のメモリセル
を有するＤＲＡＭのメモリセルは、半導体基板の主面上
にマトリクス状に配置された複数のワード線と複数のビ
ット線との交点に配置され、１個のメモリセル選択用Ｍ
ＩＳＦＥＴとこれに直列に接続された１個の情報蓄積用
容量素子とで構成されている。メモリセル選択用ＭＩＳ
ＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形
成され、主としてゲート酸化膜、ワード線と一体に構成
されたゲート電極およびソース、ドレインを構成する一
対の半導体領域で構成されている。ビット線は、メモリ
セル選択用ＭＩＳＦＥＴの上部に配置され、その延在方
向に隣接する２個のメモリセル選択用ＭＩＳＦＥＴによ
って共有されるソース、ドレインの一方と電気的に接続
されている。情報蓄積用容量素子は、同じくメモリセル
選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ド
レインの他方と電気的に接続されている。メモリセルの
微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の
減少を補うために、ビット線の上部に配置した情報蓄積
用容量素子の下部電極（蓄積電極）を円筒状に加工する
ことによってその表面積を増やし、その上部に容量絶縁
膜と上部電極（プレート電極）とを形成している。

【０００６】一方、シリコン基板上に形成される不揮発
性メモリの基本セル構造は、ゲート酸化膜とその上部の
コントロールゲート（ワード線）との間に設けられ、周
囲と電気的に絶縁されたフローティング（浮遊）ゲート
を電荷の蓄積領域とする、いわゆるフローティングゲー
ト型が主流となっている。

【０００７】代表的なフローティングゲート型メモリセ
ルは、シリコン基板の主面上に形成された膜厚１０nm程
度のゲート酸化膜の上部にフローティングゲート、層間
絶縁膜およびコントロールゲートを順次形成し、フロー
ティングゲートの両側のシリコン基板にソースおよびド
レインを形成した構造になっている。

【０００８】メモリセルの書き込みは、フローティング
ゲート中に電子を注入し、コントロールゲートから見た
トランジスタのしきい値電圧( Ｖth）を電子の蓄積のな
い状態に比較して３Ｖ〜５Ｖ程度上昇させることによっ
て行う。また、フローティングゲートへの電子の注入
は、アバランシェ・ブレークダウンによって発生するド
レイン近傍のホットエレクトロンをコントロールゲート
に印加した正電圧によってフローティングゲートへ引き
込む方式が主流である。

【０００９】

【発明が解決しようとする課題】しかし、上記従来の不
揮発性メモリセルをＤＲＡＭの製造工程で同一チップ上
に混載しようとした場合、不揮発性メモリセルの構造要
素をＤＲＡＭセルと共有化することが困難であるため、
製造工程が長く複雑となり、ウエハコスト（製造コス
ト）が高騰するという大きな問題がある。

【００１０】すなわち、従来の不揮発性メモリに固有
で、リソグラフィを必要とする製造工程は、（１）高耐
圧ｐ型ウエル形成、（２）高耐圧ｎ型ウエル形成、
（３）浮遊ゲート電極加工、（４）ＤＲＡＭセル、およ
び周辺回路用のゲート絶縁膜の形成前に、不揮発性メモ
リのセルアレー以外の領域の層間絶縁膜と浮遊ゲート電
極とを除去する工程、（５）周辺回路用トランジスタの
ゲート絶縁膜の膜厚の作り分け、（６）ＤＲＡＭセルお
よび周辺回路用のゲート電極を加工した後、不揮発性メ
モリのセルアレー内の層間絶縁膜と浮遊ゲート電極を追
加加工する工程、（７）不揮発性メモリセルのソース領
域形成、（８）不揮発性メモリセルのドレイン領域形
成、の計８工程である。上記８工程のうち、（１）およ
び（２）工程は不揮発性メモリの動作に必要な±１０Ｖ
程度の高電圧を発生し、制御する回路を構成する高耐圧
トランジスタを形成するためであり、（３）工程は浮遊
ゲート電極をワード線に平行な方向に分離するためであ
り、（４）および（６）工程はＤＲＡＭセルのワード
線、周辺トランジスタのゲート電極、および不揮発性メ
モリセルのワード線を同一工程で形成するために必要で
あり、（５）工程は電源電圧で動作するトランジスタと
±１０Ｖ程度の高電圧で動作するトランジスタのゲート
絶縁膜の厚さを調整するためであり、（７）および
（８）工程は不揮発性メモリセルの書き込み消去動作上
で必要な半導体領域の形成を目的としている。これらの
８工程は、いずれもＤＲＡＭの製造工程と共通化できな
いため、例えばマスク枚数２０枚のＤＲＡＭに従来の不
揮発性メモリを混載する場合、マスク枚数は２８枚に増
加し、製造コストはおおよそ1.４倍に増大する。

【００１１】本発明の目的は、ＤＲＡＭと不揮発性メモ
リと同一の半導体基板に混載した場合の製造工程を簡略
化できる半導体集積回路装置の構造と製造方法を提供す
ることにある。

【００１２】本発明の他の目的は、ＤＲＡＭと不揮発性
メモリと同一の半導体基板に混載した場合の半導体集積
回路装置の微細化を実現できる技術を提供することにあ
る。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】（１）本発明の半導体集積回路装置は、半
導体からなる基板または表面に半導体層を有する基板
と、基板の第１領域に形成された第１記憶素子と、基板
の第２領域に形成された第２記憶素子とを有する半導体
集積回路装置であって、第１記憶素子は、基板の主面に
形成された分離領域に囲まれた第１活性領域上に第１ゲ
ート絶縁膜を介して形成された第１ゲート電極、第１ゲ
ート電極下部の第１チャネル領域、第１チャネル領域を
挟んで形成された一対の第１半導体領域を備えた第１Ｍ
ＩＳＦＥＴと、第１半導体領域の一方に電気的に接続さ
れた第１金属配線と、第１半導体領域の他方に電気的に
接続され、第１金属配線よりも上層に形成された情報蓄
積用容量素子とを有し、第２記憶素子は、基板の主面に
形成された分離領域に囲まれた第２活性領域上に第２ゲ
ート絶縁膜を介して形成された第２ゲート電極、第２ゲ
ート電極下部の第２チャネル領域、第２チャネル領域を
挟んで形成された第２および第３半導体領域を備えた第
２ＭＩＳＦＥＴと、第２または第３半導体領域の何れか
一方に電気的に接続された第２金属配線とを有し、第２
ゲート絶縁膜の少なくとも一部は、複数の絶縁膜が積層
された積層絶縁膜であるものである。

【００１６】すなわち、不揮発性メモリ（第２記憶素
子）の素子構造として、積層絶縁膜中のトラップを電荷
の蓄積領域とし、浮遊ゲート電極を不要とする単純な構
造の不揮発性メモリのセル構造を採用し、これをＤＲＡ
Ｍと混載することにより、製造コストの増加を抑えるも
のである。

【００１７】したがって、ＤＲＡＭ（第１記憶素子）と
不揮発性メモリ（第２記憶素子）との構成要素は、共用
できる部分は共用され、製造工程が大幅に簡略化され
る。

【００１８】すなわち、本発明の半導体集積回路装置で
は、第１および第２ゲート電極が、同一の材料からな
り、かつ、同一の膜構成を有する。また、本発明の半導
体集積回路装置では、第１および第２金属配線は、同一
の材料からなり、かつ、同一の膜構成を有する。また、
本発明の半導体集積回路装置では、第２半導体領域を構
成する低濃度半導体領域と、第１半導体領域とは、同一
の不純物をほぼ同量含み、かつ、ほぼ同一の深さに形成
される。

【００１９】また、本発明の半導体集積回路装置は、第
１および第２金属配線が、第１および第２ゲート電極上
の何れかの絶縁膜に形成された配線溝に埋め込んで形成
される。このとき、配線溝の側壁には絶縁体であるサイ
ドウォールスペーサが形成され、第１および第２金属配
線または金属配線の幅は、サイドウォールスペーサの厚
さの総和に相当する幅だけ配線溝の幅よりも狭く形成さ
れてもよい。

【００２０】このような半導体集積回路装置によれば、
ＤＲＡＭのビット線としてあるいは不揮発性メモリもデ
ータ線として機能する金属配線の幅を細くして半導体集
積回路装置の微細化を図ることができる。

【００２１】なお、前記半導体集積回路装置において、
第２半導体領域側の第２ゲート絶縁膜またはゲート絶縁
膜の一部が、積層絶縁膜であり、第３半導体領域側の第
２ゲート絶縁膜またはゲート絶縁膜のその他の部分が、
単一材料からなる単層絶縁膜とすることができる。

【００２２】また、積層絶縁膜は、シリコン酸化膜、シ
リコン窒化膜およびシリコン酸化膜からなる三層積層絶
縁膜とすることができ、単層絶縁膜は、シリコン酸化膜
とすることができる。

【００２３】また、第２半導体領域は、不純物が高濃度
に導入された高濃度半導体領域と、高濃度半導体領域お
よび第２チャネル領域もしくはチャネル領域間に形成さ
れた不純物が低濃度に導入された低濃度半導体領域とか
らなり、第３半導体領域は、不純物が高濃度に導入され
た高濃度半導体領域からなるものとすることができる。

【００２４】また、情報の記録または消去である積層絶
縁膜への電子の注入は、第２半導体領域を低電位に保持
し、第３半導体領域を高電位に保持して行うことができ
る。

【００２５】（２）また、本発明の半導体集積回路装置
は、半導体からなる基板または表面に半導体層を有する
基板と、基板の主面に形成された分離領域と、分離領域
に囲まれた活性領域上にゲート絶縁膜を介して形成され
たゲート電極、ゲート電極下部のチャネル領域、チャネ
ル領域を挟んで形成された第２および第３半導体領域を
備えたＭＩＳＦＥＴと、第２または第３半導体領域の何
れか一方に電気的に接続された金属配線とを有する半導
体集積回路装置であって、ゲート絶縁膜の少なくとも一
部は、複数の絶縁膜が積層された積層絶縁膜であり、金
属配線は、ゲート電極上の何れかの絶縁膜に形成された
配線溝に埋め込んで形成されているものである。すなわ
ち、前記（１）の半導体集積回路装置においてＤＲＡＭ
領域を有さない不揮発性メモリの領域を有するものであ
ってもよい。

【００２６】（３）本発明の半導体集積回路装置の製造
方法は、半導体からなる基板または表面に半導体層を有
する基板と、基板の主面に形成された分離領域と、基板
の第１領域に形成され、分離領域で囲まれた第１活性領
域上に第１ゲート絶縁膜を介して形成された第１ゲート
電極、第１ゲート電極下部の第１チャネル領域、第１チ
ャネル領域を挟んで形成された一対の第１半導体領域、
第１半導体領域の一方に電気的に接続された第１金属配
線、および、第１半導体領域の他方に電気的に接続され
た情報蓄積用容量素子を含む第１記憶素子と、基板の第
２領域に形成され、分離領域に囲まれた第２活性領域上
に第２ゲート絶縁膜を介して形成された第２ゲート電
極、第２ゲート電極下部の第２チャネル領域、第２チャ
ネル領域を挟んで形成された第２および第３半導体領
域、および、第２または第３半導体領域に電気的に接続
された第２金属配線を含む第２記憶素子と、を有する半
導体集積回路装置の製造方法であって、（ａ）基板の主
面に分離領域を形成する工程、（ｂ）第１および第２絶
縁膜を順次形成し、第２領域の一部に第１および第２絶
縁膜を残して、第１および第２絶縁膜を除去する工程、
（ｃ）基板の全面に第３絶縁膜を形成する工程、（ｄ）
基板の全面に導電膜を形成し、導電膜をパターニングし
て、第１領域に第１ゲート電極を形成するとともに、第
２領域の第１および第２絶縁膜の境界線を含む領域上に
第２ゲート電極を形成する工程、（ｅ）第１および第２
絶縁膜が存在しない第２領域の第２ゲート電極間に不純
物を高濃度にイオン注入し、第３半導体領域を形成する
工程、（ｆ）第１および第２領域の第１および第２ゲー
ト電極間に、不純物を低濃度にイオン注入し、第１半導
体領域および第２半導体領域を構成する低濃度半導体領
域を形成する工程、（ｇ）第１および第２ゲート電極を
覆う第４絶縁膜を形成し、第１および第２絶縁膜が存在
する第２領域の第２ゲート電極間に不純物を高濃度にイ
オン注入し、第２半導体領域を構成する高濃度半導体領
域を形成する工程、を含むものである。

【００２７】また、さらに、（ｈ）基板の全面に第５絶
縁膜を形成し、第５絶縁膜に配線溝を形成する工程、
（ｉ）配線溝の内部を含む第５絶縁膜上に金属膜を堆積
し、配線溝以外の領域の金属膜を除去し、第１および第
２金属配線を形成する工程、（ｊ）第１および第２金属
配線ならびに第５絶縁膜上に第６絶縁膜を形成し、第６
絶縁膜上に情報蓄積用容量素子を形成する工程、を含む
ものである。

【００２８】このような半導体集積回路装置の製造方法
によれば、ＤＲＡＭの製造工程に２回のリソグラフィ工
程（前記（ｂ）工程および（ｅ）工程）を追加すること
により不揮発性メモリセルが製造でき、ＤＲＡＭと不揮
発性メモリの混載に起因するウエハコストの上昇を大幅
に抑えることが可能となる。

【００２９】なお、第１絶縁膜は、熱酸化法により形成
されたシリコン酸化膜であり、第２絶縁膜は、ＣＶＤ法
により堆積されたシリコン窒化膜であり、第３絶縁膜
は、熱酸化法およびＣＶＤ法により形成されたシリコン
酸化膜とすることができる。

【００３０】また、（ｄ）工程の前に、第１領域の第３
絶縁膜を除去し、第１領域に第１ゲート絶縁膜となる第
７絶縁膜を形成する工程、を含むことができる。これに
より第１領域と第２領域とのゲート絶縁膜の膜厚をつく
り分けることができ、高耐圧用のＭＩＳＦＥＴと動作速
度の速さが要求されるＭＩＳＦＥＴとを作り分けること
ができる。

【００３１】また、第７絶縁膜は、熱酸化法により形成
されたシリコン酸化膜であり、熱酸化工程により、第７
絶縁膜の形成とともに第３絶縁膜の第２活性領域上にお
ける膜厚を増加させることができる。

【００３２】また、（ｈ）工程の前に、第５絶縁膜の下
層に形成された絶縁膜に接続孔を開口し、第１〜第３半
導体領域の何れかに接続される接続プラグを接続孔内に
形成する工程を有し、（ｈ）工程における配線溝の形成
により、接続プラグの上部または上面を配線溝の底部に
露出することができる。

【００３３】また、（ｈ）工程の後に、配線溝の内部を
含む第５絶縁膜上に、配線溝の幅の２分の１よりも薄い
膜厚の第８絶縁膜を堆積し、第８絶縁膜を異方性エッチ
ングすることにより、配線溝の側壁にサイドウォールス
ペーサを形成する工程を有することができる。これによ
り配線溝の側壁にサイドウォールスペーサを形成してサ
イドウォールスペーサの間に形成される金属配線の線幅
を細くできる。

【００３４】また、第１および第２金属配線または金属
配線を形成するための金属膜の除去は、ＣＭＰ法による
研磨により行われ、研磨を過剰に行うことによって配線
溝内の第１および第２金属配線または金属配線の表面に
ディッシングを発生させるものとすることができる。あ
るいは、第１および第２金属配線または金属配線を形成
するための金属膜の除去は、ＣＭＰ法による研磨により
行われ、研磨を過剰に行うことによって配線溝上部のサ
イドウォールスペーサの幅が狭くなっている部分をも金
属膜とともに除去するものとすることができる。これに
より、配線溝上部のサイドウォールスペーサの膜厚が薄
くなっている部分に金属配線を形成せず、金属配線の線
幅を確実に細くできる。

【００３５】（４）なお、本発明の半導体集積回路装置
の製造方法は、半導体からなる基板または表面に半導体
層を有する基板と、基板の主面に形成された分離領域
と、分離領域で囲まれた活性領域上にゲート絶縁膜を介
して形成されたゲート電極、ゲート電極下部のチャネル
領域、チャネル領域を挟んで形成された第２および第３
半導体領域、および、第２または第３半導体領域に電気
的に接続された金属配線を含む記憶素子と、を有する半
導体集積回路装置の製造方法であって、（ａ）基板の主
面に分離領域を形成する工程、（ｂ）第１および第２絶
縁膜を順次形成し、その一部を残して、第１および第２
絶縁膜を除去する工程、（ｃ）基板の全面に第３絶縁膜
を形成する工程、（ｄ）基板の全面に導電膜を形成し、
導電膜をパターニングして、第１および第２絶縁膜の境
界線を含む領域上にゲート電極を形成する工程、（ｅ）
第１および第２絶縁膜が存在しないゲート電極間に不純
物を高濃度にイオン注入し、第３半導体領域を形成する
工程、（ｆ）ゲート電極間に、不純物を低濃度にイオン
注入し、第２半導体領域を構成する低濃度半導体領域を
形成する工程、（ｇ）ゲート電極を覆う第４絶縁膜を形
成し、第１および第２絶縁膜が存在するゲート電極間に
不純物を高濃度にイオン注入し、第２半導体領域を構成
する高濃度半導体領域を形成する工程、（ｈ）基板の全
面に第５絶縁膜を形成し、第５絶縁膜に配線溝を形成す
る工程、（ｉ）配線溝の内部を含む第５絶縁膜上に金属
膜を堆積し、配線溝以外の領域の金属膜を除去し、金属
配線を形成する工程、を含むものとすることができる。
これにより前記（３）の半導体集積回路装置を製造でき
る。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００３７】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置のチップ全体の一例を
示した平面図である。

【００３８】本実施の形態１の半導体集積回路装置は、
半導体基板１上にＤＲＡＭ領域１Ｄ、不揮発性メモリ領
域１Ｆ、演算回路領域１Ｒおよび入出力制御部１ＩＯを
有する。ＤＲＡＭ領域１Ｄには、メモリアレイＤＭＡＲ
ＹとセンスアンプＳＡと制御回路ＤＣＮＴＬが含まれ
る。制御回路ＤＣＮＴＬではセンスアンプＳＡの制御お
よびＹセレクト信号が制御される。不揮発性メモリ領域
１Ｆには、不揮発性メモリ（電気的書き換え可能な一括
消去型メモリ、いわゆるフラッシュメモリ）のメモリア
レイＦＭＡＲＹ、データレジスタＤＲＥＧ、制御回路Ｆ
ＣＮＴＬ、高電圧発生回路ＨＶＳ、電圧制御回路ＶＳＣ
ＮＴＬが含まれる。

【００３９】ＤＲＡＭのメモリアレイＤＭＡＲＹと演算
回路領域１Ｒとは入出力制御部１ＩＯを介して接続さ
れ、データの入出力が行われる。一方、不揮発性メモリ
のメモリアレイＦＭＡＲＹと演算回路領域１Ｒとはデー
タレジスタＤＲＥＧを介してデータの入出力が行われ
る。演算回路領域１ＲはＣＰＵに代表されるロジック回
路である。

【００４０】図２は、ＤＲＡＭ領域１Ｄの等価回路図で
ある。図示のように、このＤＲＡＭのメモリアレイＤＭ
ＡＲＹは、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬ0 、ＷＬ1 、ＷＬn …）と複数のビット線ＢＬ
およびそれらの交点に配置された複数のメモリセルによ
り構成されている。１ビットの情報を記憶する１個のメ
モリセルは、１個のキャパシタＣとこれに直列に接続さ
れた１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成
されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソー
ス、ドレインの一方は、キャパシタＣと電気的に接続さ
れ、他方はビット線ＢＬと電気的に接続されている。ワ
ード線ＷＬの一端は、ワードドライバＷＤに接続され、
ビット線ＢＬの一端は、センスアンプＳＡに接続されて
いる。

【００４１】図３は、不揮発性メモリ領域１Ｆの主要部
を示す概略回路図である。この不揮発性メモリのメモリ
アレイＦＭＡＲＹには、図の左右方向（Ｘ方向）に延在
する複数本のワード線ＷＬ（ＷＬ1 〜ＷＬm ）および複
数本のソース線ＳＬ（ＳＬ1〜ＳＬm/2 ）、これらと直
交するＹ方向に延在する複数本のデータ線ＤＬ（ＤＬ1
〜ＤＬn ）および後述するＭＩＳＦＥＴ構造で構成され
た複数個のメモリセルＭ（Ｍ11〜Ｍnm）が形成されてい
る。

【００４２】上記ワード線ＷＬ（ＷＬ1 〜ＷＬm ）のそ
れぞれは、Ｘ方向に沿って配置された複数個のメモリセ
ルＭのゲート電極に接続され、その一端部はロウデコー
ダ（Ｘ−ＤＥＣ）に接続されている。ソース線ＳＬ（Ｓ
Ｌ1 〜ＳＬm/2 ）のそれぞれは、２本のワード線ＷＬの
間に１本ずつ配置され、Ｙ方向に隣接する２個のメモリ
セルＭの共通するソースに接続されている。また、これ
らのソース線ＳＬ（ＳＬ1 〜ＳＬm/2 ）の一端部は、メ
モリアレイＦＭＡＲＹの周辺部に配置された共通ソース
線ＣＳＬに接続されている。データ線ＤＬ（ＤＬ1 〜Ｄ
Ｌn ）のそれぞれは、Ｙ方向に隣接する２個のメモリセ
ルＭの共通するドレインに接続され、その一端部はカラ
ムデコーダ（Ｙ−ＤＥＣ）およびセンスアンプ（ＳＡ）
に接続されている。

【００４３】図４は、図１のＤＲＡＭのメモリアレイＤ
ＭＡＲＹの一部（図４（ａ））と不揮発性メモリのメモ
リアレイＦＭＡＲＹの一部（図４（ｂ））を示した平面
図である。なお、この平面図では部材を構成するパター
ンの形状を示し、実際の部材の形状を表すものではな
い。

【００４４】図４（ａ）に示すようにメモリアレイＤＭ
ＡＲＹには、活性領域Ｌ１が配置され、Ｙ方向にワード
線ＷＬが、Ｘ方向にビット線ＢＬが形成されている。ワ
ード線ＷＬと活性領域Ｌ１との重なる領域では、ワード
線ＷＬは、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート
電極として機能する。ワード線ＷＬのゲート電極として
機能する領域に挟まれた活性領域Ｌ１の領域、つまり活
性領域Ｌ１の中央部分にはビット線ＢＬに接続する接続
プラグＢＰが形成されている。接続プラグＢＰは活性領
域Ｌ１とビット線ＢＬにまたがるようにＹ方向に長い形
状を有しており、活性領域Ｌ１の中央部分とビット線と
は接続プラグＢＰを介して接続される。活性領域Ｌ１の
両端領域は容量電極接続孔ＳＮＣＴを介してキャパシタ
Ｃに接続される。

【００４５】本実施の形態においては、ビット線ＢＬと
活性領域Ｌ１とは、Ｘ方向に延在した直線形状で形成さ
れている。このように直線形状で形成されるため、ビッ
ト線ＢＬおよび活性領域Ｌ１の加工の際のフォトリソグ
ラフィにおいて露光光の干渉を少なくし、加工マージン
を向上できる。また、ビット線ＢＬと活性領域Ｌ１はフ
ォトリソグラフィの加工限界で形成されるが、ビット線
ＢＬはその加工限界よりも細く形成されている。このた
め、容量電極接続孔ＳＮＣＴの加工マージンを向上して
半導体集積回路装置の信頼性を向上できる。また、ビッ
ト線ＢＬ間の距離を増加してビット線容量を低減し半導
体集積回路装置の性能を向上できる。

【００４６】図４（ｂ）に示すようにメモリアレイＦＭ
ＡＲＹには、活性領域Ｌ２が配置され、Ｙ方向にワード
線ＷＬが、Ｘ方向にデータ線ＤＬが形成されている。ワ
ード線ＷＬと活性領域Ｌ２との重なる領域では、ワード
線ＷＬは、メモリセルＭとして機能するＭＩＳＦＥＴの
ゲート電極として機能する。ワード線ＷＬの下部の活性
領域Ｌ２には、後に説明するようにゲート絶縁膜の構造
が相違する２つの領域の境界が存在する。活性領域Ｌ２
のソース側Ｌ２Ｓでは後に説明するようにゲート絶縁膜
が３層構成の積層絶縁膜であり、活性領域Ｌ２のドレイ
ン側Ｌ２Ｄではゲート絶縁膜は単層絶縁膜である。活性
領域Ｌ２のソース側Ｌ２ＳはＹ方向に互いに接続され、
ソース線ＳＬとして機能する。活性領域Ｌ２のドレイン
側Ｌ２Ｄにはデータ線接続孔ＤＬＣＴが形成され、デー
タ線ＤＬはデータ線接続孔ＤＬＣＴを介してドレイン領
域に接続される。

【００４７】図５は、本実施の形態のＤＲＡＭ領域（１
Ｄ）のメモリセルＤＭＡＲＹの部分（Ａ領域）と周辺回
路たとえばセンスアンプＳＡの一部（Ｂ領域）について
示した断面図であり、図４（ａ）におけるＣ−Ｃ線断面
を示す。図６は、メモリセルＤＭＡＲＹの部分について
示した断面図であり、（ａ）は図４（ａ）におけるＡ−
Ａ線断面を、（ｂ）は図４（ａ）におけるＤ−Ｄ線断面
を、（ｃ）は図４（ａ）におけるＢ−Ｂ線断面を示す。
また、図７は、不揮発性メモリ領域１ＦのメモリセルＦ
ＭＡＲＹの部分（Ｃ領域）と周辺回路の一部（Ｄ領域）
について示した断面図であり、図４（ｂ）におけるＥ−
Ｅ線断面を示す。図８は、不揮発性メモリ領域１Ｆのメ
モリセルＦＭＡＲＹの部分について示した断面図であ
り、（ａ）は図４（ｂ）におけるＦ−Ｆ線断面を、
（ｂ）は図４（ｂ）におけるＧ−Ｇ線断面を示す。な
お、本実施の形態では0.２０μｍの設計ルールでの製造
技術を例示する。

【００４８】半導体基板１の主面のＡ領域およびＣ領域
にはｐ型ウェル２が形成され、Ｂ領域およびＤ領域には
ｐ型ウェル３およびｎ型ウェル４が形成されている。半
導体基板１は、たとえば１０Ω・ｃｍの抵抗率のｐ型の
単結晶シリコンからなる。また、Ａ領域のｐ型ウェル２
の主面にはしきい値電圧調整層５が形成され、Ａ領域お
よびＣ領域のｐ型ウェル２を囲むようにｎ型のディープ
ウェル６が形成されている。ディープウェル６は、ｐ型
ウェル２を他の半導体基板１の領域から電気的に分離す
る機能を有する。なお、他の各ウェルにも、しきい値電
圧調整層が形成されていてもよい。

【００４９】各ウェルの主面には、分離領域７が形成さ
れている。分離領域７はシリコン酸化膜からなり、半導
体基板１の主面に形成された浅溝８に埋め込んで形成さ
れる。浅溝８は、たとえば0.３μｍの深さを有し、内壁
には熱酸化されたシリコン酸化膜が形成されてもよい。

【００５０】Ａ領域のｐ型ウェル２の主面にはＤＲＡＭ
のメモリセル選択用ＭＩＳＦＥＴＱｓが形成され、Ｂ領
域のｐ型ウェル３およびｎ型ウェル４の主面には各々ｎ
チャネルＭＩＳＦＥＴＱｎｄおよびｐチャネルＭＩＳＦ
ＥＴＱｐｄが形成されている。Ｃ領域のｐ型ウェル２の
主面には不揮発性メモリのメモリセルとして機能するｎ
チャネル型のＭＩＳＦＥＴＱｍが形成され、Ｄ領域のｐ
型ウェル３およびｎ型ウェル４の主面には各々ｎチャネ
ルＭＩＳＦＥＴＱｎｆおよびｐチャネルＭＩＳＦＥＴＱ
ｐｆが形成されている。

【００５１】メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ
型ウェル２の主面上にゲート絶縁膜１０を介して形成さ
れたゲート電極１１と、ゲート電極１１の両側のｐ型ウ
ェル２の主面に形成された半導体領域１２とを有する。

【００５２】ゲート絶縁膜１０は、たとえば７〜８ｎｍ
の膜厚を有する熱酸化により形成されたシリコン酸化膜
からなる。

【００５３】ゲート電極１１は、たとえば５０ｎｍの膜
厚の多結晶シリコン膜と１００ｎｍの膜厚のタングステ
ンシリサイド（ＷＳｉ₂）膜との積層膜とすることがで
きる。多結晶シリコン膜には、たとえばリン（Ｐ）を３
×１０²⁰atoms/cm³程度導入することができる。なお、
タングステンシリサイド膜に限られず、コバルトシリサ
イド（ＣｏＳｉ）膜、チタンシリサイド（ＴｉＳｉ）膜
等の他のシリサイド膜であってもよい。また、ゲート電
極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜、
膜厚５０ｎｍの窒化チタン膜および膜厚１００ｎｍのタ
ングステン膜の積層膜とすることもできる。

【００５４】半導体領域１２にはｎ型の不純物、たとえ
ば砒素（Ａｓ）またはリンが導入されている。

【００５５】メモリセル選択用ＭＩＳＦＥＴＱｓのゲー
ト電極１１の上層にはシリコン窒化膜からなるキャップ
絶縁膜１３が形成され、さらにその上層をシリコン窒化
膜１４で覆われる。キャップ絶縁膜１３の膜厚はたとえ
ば２００ｎｍであり、シリコン窒化膜１４の膜厚はたと
えば３０ｎｍである。シリコン窒化膜１４は、ゲート電
極１１の側壁にも形成され、後に説明する接続孔を形成
する際の自己整合加工に利用される。なお、メモリセル
選択用ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭ
のワード線として機能するものであり、分離領域７の上
面にはワード線ＷＬの一部が形成されている。

【００５６】ｎチャネルＭＩＳＦＥＴＱｎｄおよびｐチ
ャネルＭＩＳＦＥＴＱｐｄは、各々Ｂ領域のｐ型ウェル
３およびｎ型ウェル４の主面上に形成され、ゲート絶縁
膜１０を介して形成されたゲート電極１１と、ゲート電
極１１の両側の各ウェルの主面に形成された半導体領域
１５とから構成される。ゲート絶縁膜１０およびゲート
電極１１は前記と同様である。半導体領域１５は低濃度
不純物領域１５ａと高濃度不純物領域１５ｂとからな
り、いわゆるＬＤＤ（Lightly Doped Drain ）構造を形
成している。半導体領域１５に導入される不純物は、Ｍ
ＩＳＦＥＴの導電形に応じてｎ型またはｐ型の不純物が
導入される。

【００５７】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、さ
らにその上層およびゲート電極１１とキャップ絶縁膜１
３との側壁がシリコン窒化膜１４で覆われる。キャップ
絶縁膜１３とシリコン窒化膜１４は前記と同様である。

【００５８】Ｃ領域のＭＩＳＦＥＴＱｍは、主としてゲ
ート絶縁膜上に形成されたゲート電極１１ｍと、一端が
ゲート電極１１ｍの下部まで延在するｎ⁺型半導体領域
１２ａ（ドレイン）と、ゲート電極１１ｍに対してオフ
セットするように形成されたｎ⁺型半導体領域１２ｂ
（高濃度ソース）と、ｎ⁺型半導体領域１２ｂの周囲に
形成され、一端がゲート電極１１ｍの下部まで延在する
ｎ^-型半導体領域１２ｃ（低濃度ソース）と、これらの
ソース、ドレインに挟まれたチャネル領域（図示せず）
とで構成されている。ゲート電極１１ｍはワード線ＷＬ
と一体に構成され、ソース（ｎ⁺型半導体領域１２ｂ、
ｎ^-型半導体領域１２ｃ）はソース線ＳＬと一体に構成
されている。

【００５９】ゲート電極１１ｍは、前記ゲート電極１１
と同様であり、ゲート電極１１ｍ上には、前記と同様の
キャップ絶縁膜１３およびシリコン窒化膜１４が形成さ
れている。シリコン窒化膜１４は、ゲート電極１１ｍお
よびキャップ絶縁膜１３の側壁にも形成される。また、
ゲート電極１１ｍの下部に形成されたゲート絶縁膜は、
ドレイン側が１層のシリコン酸化膜１０ａで構成され、
ソース側がシリコン酸化膜１０ｂ、シリコン窒化膜１０
ｃおよびシリコン酸化膜１０ｄを積層した３層の絶縁膜
で構成されている。

【００６０】このように、不揮発性メモリのメモリセル
として機能する本実施の形態のＭＩＳＦＥＴＱｍは、従
来の不揮発性メモリのように浮遊ゲート電極および制御
ゲート電極を有する構造ではなく、通常のＭＩＳＦＥＴ
と類似の単純なゲート電極構造を有するものである。こ
のため、不揮発性メモリとＤＲＡＭとを同一基板に形成
する場合であっても、後に説明するように、ＤＲＡＭの
製造工程の多くを不揮発性メモリの製造工程と兼用する
ことができ、工程を簡略化することができる。

【００６１】Ｄ領域のｎチャネルＭＩＳＦＥＴＱｎｆお
よびｐチャネルＭＩＳＦＥＴＱｐｆは、各々Ｄ領域のｐ
型ウェル３およびｎ型ウェル４の主面上に形成され、ゲ
ート絶縁膜１０ｅを介して形成されたゲート電極１１
と、ゲート電極１１の両側の各ウェルの主面に形成され
た半導体領域１５とから構成される。ゲート絶縁膜１０
ｅは、ゲート絶縁膜１０と比較してその膜厚が厚く、駆
動電圧として高い電圧が必要となる不揮発性メモリの駆
動回路に適した高耐圧のＭＩＳＦＥＴに適した構造を有
する。ゲート電極１１は前記と同様である。半導体領域
１５は、前記と同様の低濃度不純物領域１５ａと高濃度
不純物領域１５ｂとからなり、いわゆるＬＤＤ（Lightl
y Doped Drain ）構造を形成している。半導体領域１５
に導入される不純物は、ＭＩＳＦＥＴの導電形に応じて
ｎ型またはｐ型の不純物が導入される。

【００６２】ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリ
コン窒化膜からなるキャップ絶縁膜１３が形成され、さ
らにその上層およびゲート電極１１とキャップ絶縁膜１
３との側壁がシリコン窒化膜１４で覆われる。キャップ
絶縁膜１３とシリコン窒化膜１４は前記と同様である。

【００６３】メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチ
ャネルＭＩＳＦＥＴＱｎｄ、ｐチャネルＭＩＳＦＥＴＱ
ｐｄ、ＭＩＳＦＥＴＱｍ、ｎチャネルＭＩＳＦＥＴＱｎ
ｆおよびｐチャネルＭＩＳＦＥＴＱｐｆのゲート電極１
１、１１ｍ間のギャップには、絶縁膜１６が埋め込まれ
ている。絶縁膜１６は、たとえばＳＯＧ（Spin On Glas
s ）膜、ＴＥＯＳ（テトラメトキシシラン）を原料ガス
としプラズマＣＶＤ法により形成されたシリコン酸化膜
（以下ＴＥＯＳ酸化膜という）がＣＭＰ（Chemical Mec
hanical Polishing ）法により平坦化されたＴＥＯＳ酸
化膜およびＴＥＯＳ酸化膜の積層膜とすることができ
る。

【００６４】絶縁膜１６上には配線形成用の絶縁膜１７
が形成されている。絶縁膜１７は、たとえばＴＥＯＳ酸
化膜とすることができる。

【００６５】絶縁膜１７には、配線溝１８が形成され、
配線溝１８の側壁にはサイドウォールスペーサ１９が形
成されている。配線溝１８は後に説明するようにフォト
リソグラフィによる加工限界で形成される。また、サイ
ドウォールスペーサ１９は、たとえばシリコン窒化膜で
構成される。サイドウォールスペーサ１９はシリコン酸
化膜で構成されてもよい。

【００６６】サイドウォールスペーサ１９で挟まれた配
線溝１８の内部には、Ａ領域においてはビット線ＢＬ
が、Ｃ領域においてはデータ線ＤＬが、Ｂ領域およびＤ
領域においては第１層配線２０が形成される。ビット線
ＢＬ、データ線ＤＬおよび第１層配線２０は後に説明す
るようにＣＭＰ法を用いて同時に形成される。ビット線
ＢＬ、データ線ＤＬおよび第１層配線２０は、たとえば
タングステン膜から構成されるが、他の金属、たとえば
銅膜等を用いてもよい。

【００６７】このように、Ａ領域においてビット線ＢＬ
が配線溝１８内に埋め込んで形成されるため、後に説明
する情報蓄積用容量素子Ｃまでの層間高さを小さくする
ことができる。すなわち、ビット線ＢＬを金属膜のフォ
トリソグラフィによるパターニングを用いて形成しよう
とすれば、後に説明する接続プラグとビット線ＢＬとを
絶縁する絶縁膜が必要であるが、本実施の形態の場合に
はそれが必要でない。このため、その絶縁膜の膜厚に相
当するだけの層間幅を小さくして素子高さを低減でき
る。また、Ｃ領域において、データ線ＤＬが配線溝１８
内に埋め込んで形成されるため、不揮発性メモリのメモ
リセルを微細に形成することができる。

【００６８】また、配線溝１８の内壁にサイドウォール
スペーサ１９が形成されるため、ビット線ＢＬおよびデ
ータ線ＤＬの幅を小さくすることができる。すなわち、
サイドウォールスペーサ１９の幅に相当するだけ配線溝
１８の幅を狭くして、そこに形成されるビット線ＢＬお
よびデータ線ＤＬの線幅を細くできる。これは、ビット
線ＢＬ、データ線ＤＬおよび第１層配線２０の線幅をフ
ォトリソグラフィによる加工限界以下の加工精度で形成
できることを意味する。このため、Ａ領域においては、
後に説明する情報蓄積用容量素子Ｃと接続プラグとを接
続する容量電極接続孔の加工の際に加工マージンを大き
くして、容量電極接続孔の加工パターンの合わせずれが
発生しても、情報蓄積用容量素子Ｃとビット線ＢＬとの
短絡に起因する不良を発生せず、この結果ＤＲＡＭの信
頼性および製品の歩留まりを向上できる。また、Ｃ領域
においては、データ線ＤＬの線幅を細くしてメモリセル
の高集積化を図れる。

【００６９】また、Ａ領域において、容量電極接続孔の
加工マージンを大きくとれるため、従来採用していたよ
うな容量電極接続孔の加工の際のビット線ＢＬに対する
自己整合加工を採用する必要がない。このため、自己整
合加工に必要なビット線ＢＬのキャップ絶縁膜が不要で
あり、このためキャップ絶縁膜の膜厚に相当するだけ素
子の高さを低減できる。この結果、先の素子高さの低減
効果とも併せてＡ領域とＢ領域、Ｃ領域あるいはＤ領域
との段差を低減し、Ｂ領域、Ｃ領域あるいはＤ領域の絶
縁膜厚さを低減できる。この結果、段差に起因する第２
層以上の配線の加工性の向上とその断線の防止を図るこ
とができ、その下層の配線等への接続孔の加工性を向上
できる。

【００７０】また、Ａ領域においてビット線ＢＬの線幅
が細く形成できることから、ビット線ＢＬ間の距離を大
きくしてビット線ＢＬ間の線間容量を低減できる。この
結果、ＤＲＡＭのセンスアンプの検出感度を向上してノ
イズ耐性を向上し、ＤＲＡＭの性能を向上できる。

【００７１】なお、ビット線ＢＬ、データ線ＤＬおよび
第１層配線２０は、配線溝１８が形成された絶縁膜１７
の表面の標高よりも低く形成されている。これは、サイ
ドウォールスペーサ１９の上部付近における膜厚が図示
するとおり薄くなる傾向にあり、このような場合、サイ
ドウォールスペーサ１９の上部付近にまでビット線ＢＬ
を形成したのではビット線ＢＬの線幅縮小の効果が十分
に得られない恐れがある。そのため、後に説明するよう
にビット線ＢＬ、データ線ＤＬおよび第１層配線２０の
形成の際にＣＭＰ法による研磨を過剰に行い、故意にデ
ィッシングを発生させてビット線ＢＬの線幅を十分に細
く形成したものである。これによりビット線ＢＬ、デー
タ線ＤＬおよび第１層配線２０の線幅縮小の効果を確実
に奏することができる。

【００７２】Ａ領域のビット線ＢＬ、Ｃ領域のデータ線
ＤＬは、接続プラグ２１を介して、各々一対のメモリセ
ル選択用ＭＩＳＦＥＴＱｓに共有される半導体領域１
２、およびＭＩＳＦＥＴＱｍのｎ⁺型半導体領域１２ａ
（ドレイン）に接続される。ビット線ＢＬおよび接続プ
ラグ２１、データ線ＤＬおよび接続プラグ２１は配線溝
１８の底部で接続されている。これは、後に説明するよ
うに配線溝１８の形成の際に接続プラグ２１の上部が同
時に露出されることに基づく。

【００７３】また、Ａ領域のメモリセル選択用ＭＩＳＦ
ＥＴＱｓの他方の半導体領域１２上には情報蓄積用容量
素子に接続される接続プラグ２２が形成されている。接
続プラグ２１、２２は、ｎ型の不純物たとえばリンが２
×１０²⁰atoms/cm³程度導入された多結晶シリコン膜と
することができる。

【００７４】なお、Ｂ領域のｎチャネルＭＩＳＦＥＴＱ
ｎｄおよびｐチャネルＭＩＳＦＥＴＱｐｄ、Ｄ領域のｎ
チャネルＭＩＳＦＥＴＱｎｆおよびｐチャネルＭＩＳＦ
ＥＴＱｐｆの高濃度不純物領域１５ｂにはビット線ＢＬ
が直接接続される。このようにビット線ＢＬ、データ線
ＤＬを高濃度不純物領域１５ｂに直接接続することによ
り接続プラグを形成した場合に比較して接続プラグの抵
抗および接続抵抗を低減し、Ｂ領域およびＤ領域のＭＩ
ＳＦＥＴの動作速度を向上できる。なお、高濃度不純物
領域１５ｂの表面にはコバルト、チタン、タンタル、タ
ングステン等のシリサイド膜を形成できる。

【００７５】ビット線ＢＬ、データ線ＤＬおよび第１層
配線２０は、層間絶縁膜２３で覆われている。層間絶縁
膜２３は、たとえばＴＥＯＳ酸化膜とすることができ
る。

【００７６】層間絶縁膜２３の上層のＡ領域には、シリ
コン窒化膜からなる絶縁膜２４が形成され、さらに情報
蓄積用の情報蓄積用容量素子Ｃが形成されている。絶縁
膜２４は後に説明するように情報蓄積用容量素子Ｃの下
部電極２７を形成する際のエッチングストッパとして機
能する薄膜である。

【００７７】情報蓄積用容量素子Ｃは、接続プラグ２２
に接続プラグ２５を介して接続される下部電極２７と、
たとえばシリコン窒化膜および酸化タンタルからなる容
量絶縁膜２８と、たとえば窒化チタンからなるプレート
電極２９とから構成される。接続プラグ２５は容量電極
接続孔２６内に形成され、容量電極接続孔２６は前記し
たとおりビット線ＢＬから十分に離れて形成されるた
め、ビット線ＢＬと接続プラグ２５とが短絡する恐れは
ない。

【００７８】情報蓄積用容量素子Ｃ、Ｂ〜Ｄ領域の層間
絶縁膜２３の上層には、たとえばＴＥＯＳ酸化膜からな
る絶縁膜３０が形成されている。なお、Ｂ〜Ｄ領域の層
間絶縁膜２３の上層には情報蓄積用容量素子Ｃと同層に
絶縁膜が形成されてもよい。この絶縁膜により、情報蓄
積用容量素子Ｃの標高に起因するＡ領域とＢ領域との間
の段差の発生を防止することができ、フォトリソグラフ
ィの焦点深度に余裕を持たせることができ、工程を安定
にして微細加工に対応することができる。

【００７９】絶縁膜３０の上層には第２層配線３１が形
成され、第２層配線３１と上部電極２９あるいは第１層
配線２０との間はプラグ３２で接続される。第２層配線
３１は、たとえば窒化チタン膜、アルミニウム膜および
窒化チタン膜の積層膜とすることができ、プラグ３２
は、たとえばチタン膜、窒化チタン膜およびタングステ
ン膜の積層膜とすることができる。

【００８０】なお、第２層配線３１上にはさらに層間絶
縁膜を介して第３層配線あるいはそれ以上の配線層を有
してもよいが、説明を省略する。

【００８１】次に、上記不揮発性メモリのプログラム動
作を図９（メモリセル約１個分を示す概略断面図）、図
１０（メモリセルの動作電圧表）および図１１（メモリ
セルの書き込み動作時におけるチャネル領域の電位分布
と電界強度分布とを示すグラフ）を用いて説明する。

【００８２】書き込み動作は、選択したメモリセル（Ｍ
ＩＳＦＥＴＱｍ）のソース（１２ｂ、１２ｃ）を接地電
位（０Ｖ）とし、ゲート電極（１１ｍ）およびドレイン
（１２ａ）にそれぞれ５Ｖの正電圧を印加する。これに
より、低濃度ソース（１２ｂ）の端部に図１１に示すよ
うな電界強度のピークが生じ、この領域で発生したホッ
トエレクトロン（ｅ^-）がシリコン窒化膜１０ｃ中の電
子トラップに注入され、ゲート電極（１１ｍ）から見た
しきい値電圧が上昇することにより、書き込みが行われ
る。

【００８３】また、読み出し動作も同様に、選択したメ
モリセルのソース（１２ｂ、１２ｃ）を接地電位（０
Ｖ）とし、ゲート電極（１１ｍ）およびドレイン（１２
ａ）にそれぞれ２Ｖの正電圧を印加して行う。消去動作
は、メモリセルのドレイン（１２ａ）を接地電位（０
Ｖ）とし、ソース（１２ｂ、１２ｃ）に５Ｖの正電圧、
ゲート電極（１１ｍ）に−１０Ｖの負電圧をそれぞれ印
加し、シリコン窒化膜１０ｃ中にトラップされた電子を
基板（ｐ型ウエル２）側へ放出することにより、ゲート
電極（１１ｍ）から見たしきい値電圧を下降させて行
う。

【００８４】次に、本実施の形態１の半導体集積回路装
置の製造方法を図面を用いて説明する。図１２〜図６３
は本実施の形態１の半導体集積回路装置の製造方法の一
例を工程順に示した断面図または平面図である。なお、
特に示さない限り断面図においては、各図の（ａ）にＤ
ＲＡＭ領域の図４（ａ）におけるＣ−Ｃ線断面を、各図
の（ｂ）に不揮発性メモリ領域の図４（ｂ）におけるＥ
−Ｅ線断面を示す。また、平面図においては、各図の
（ａ）にＤＲＡＭ領域の平面を、各図の（ｂ）に不揮発
性メモリ領域の平面を示す。

【００８５】まず、たとえば１０Ω・ｃｍ程度の抵抗率
を有するｐ型の半導体基板１を用意し、図１２に示す活
性領域Ｌ１、Ｌ２のパターンで、半導体基板１の主面に
深さがたとえば0.３μｍの浅溝８を形成する。その後半
導体基板１に熱酸化を施し、シリコン酸化膜を形成して
もよい。さらにシリコン酸化膜を堆積してこれをＣＭＰ
法により研磨して浅溝８内にのみシリコン酸化膜を残
し、分離領域７を形成する。

【００８６】なお、このときの分離領域７で囲まれる活
性領域Ｌ１、Ｌ２のパターンは、図１２に示されるよう
に、直線状の平面パターンである。このため、フォトリ
ソグラフィによる浅溝８の加工において、露光光の干渉
等の加工精度の低下要因を極力排除して、フォトリソグ
ラフィの加工限界付近でも精度よく加工を行うことがで
きる。

【００８７】次に、フォトレジストをマスクにして加速
エネルギ２３００ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²
のリンイオンを注入してディープウェル６を形成する。
次に、フォトレジストをマスクにして加速エネルギ１０
００ｋｅＶのリンイオンをドーズ量１×１０¹³／ｃ
ｍ²、加速エネルギ４６０ｋｅＶのリンイオンをドーズ
量３×１０¹²／ｃｍ²、加速エネルギ１８０ｋｅＶのリ
ンイオンをドーズ量５×１０¹¹／ｃｍ²の条件で重ねて
イオン注入し、ｎ型ウェル４を形成する。さらにフォト
レジストをマスクにして加速エネルギ５００ｋｅＶのボ
ロンイオンをドーズ量１×１０¹³／ｃｍ²、加速エネル
ギ１５０ｋｅＶのボロンイオンをドーズ量３×１０¹²／
ｃｍ²、加速エネルギ５０ｋｅＶのボロンイオンをドー
ズ量５×１０¹¹／ｃｍ²の条件で重ねてイオン注入し、
ｐ型ウェル２，３を形成する（図１３）。さらに半導体
基板１の全面に、加速エネルギ７０ｋｅＶの２沸化ボロ
ン（ＢＦ₂）イオンをドーズ量1.５×１０¹²／ｃｍ²の
条件でイオン注入してもよい。

【００８８】次に、半導体基板１の分離領域７で囲まれ
た活性領域の表面に温度８００℃の熱酸化法により厚さ
約１０ｎｍのシリコン酸化膜１０ｂを成長させ、続いて
温度８００℃のＣＶＤ法により厚さ約１０ｎｍのシリコ
ン窒化膜１０ｃを堆積する（図１３）。シリコン窒化膜
１０ｃは、不揮発性メモリのメモリセルに蓄積される電
荷を保持する機能を有する。

【００８９】次に、図１４に示すパターンＰ１の平面形
状にフォトレジスト膜３３をパターニングし、このフォ
トレジスト膜３３をマスクとして、シリコン窒化膜１０
ｃをドライエッチング法によりエッチングする（図１
５）。フォトレジスト膜３３の膜厚は約１μｍである。

【００９０】次に、フォトレジスト膜３３をアッシング
により除去し、パターニングされたシリコン窒化膜１０
ｃをマスクとしてシリコン酸化膜１０ｂをエッチング
し、さらに、シリコン窒化膜１０ｃで覆われていない半
導体基板１の主面に、温度８００℃の熱酸化法により厚
さ５ｎｍの熱酸化膜を成長させ、続いて温度８００℃の
ＣＶＤ法により厚さ１０ｎｍのシリコン酸化膜１０ｄを
堆積する。このとき、シリコン窒化膜１０ｃで覆われて
いない領域においては、熱酸化によるシリコン酸化膜と
ＣＶＤ法によるシリコン酸化膜により厚さ１５ｎｍのシ
リコン酸化膜１０ａが形成される。一方、シリコン窒化
膜１０ｃで覆われた領域では、シリコン酸化膜１０ｂ、
シリコン窒化膜１０ｃおよびシリコン酸化膜１０ｄの厚
さ３０ｎｍの積層絶縁膜が形成される（図１６）。

【００９１】次に、不揮発性メモリの領域（Ｃ領域およ
びＤ領域）を覆うフォトレジスト膜３４を形成し、フォ
トレジスト膜３４をマスクとして、たとえば加速エネル
ギ２０ｋｅＶのボロンイオンをドーズ量３×１０¹²／ｃ
ｍ²の条件でイオン注入し、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのしきい値電圧調整層５を形成する。その後、
ＤＲＡＭ領域（Ａ領域およびＢ領域）のシリコン酸化膜
１０ａをエッチングにより除去する（図１７）。しきい
値電圧調整層５によりメモリセル選択用ＭＩＳＦＥＴＱ
ｓのしきい電圧を0.７Ｖ程度に調整できる。

【００９２】次に、フォトレジスト膜３４をアッシング
により除去し、ＤＲＡＭ領域（Ａ領域およびＢ領域）に
温度８００℃の熱酸化法により厚さ約７ｎｍのゲート絶
縁膜１０を形成する（図１８）。このとき、同時に不揮
発性メモリ領域（Ｃ領域およびＤ領域）では、シリコン
酸化膜１０ａの膜厚が前記熱酸化により追加されてその
厚さが約１６ｎｍとなる。Ｄ領域のシリコン酸化膜１０
ａは、後に高耐圧のＭＩＳＦＥＴ（Ｑｎｆ、Ｑｐｆ）の
ゲート絶縁膜となる。また、Ｃ領域のシリコン酸化膜１
０ａとシリコン酸化膜１０ｂ、シリコン窒化膜１０ｃお
よびシリコン酸化膜１０ｄの積層膜とは、ＭＩＳＦＥＴ
Ｑｍのゲート絶縁膜となる。

【００９３】次に、半導体基板１の全面に、たとえば不
純物としてリンが３×１０²⁰／ｃｍ³の濃度で導入され
た多結晶シリコン膜を５０ｎｍの膜厚で形成し、次に、
たとえば１００ｎｍの膜厚でタングステンシリサイド膜
を堆積する。さらにシリコン窒化膜をたとえば２００ｎ
ｍの膜厚で堆積する。多結晶シリコン膜およびシリコン
窒化膜は、たとえばＣＶＤ（Chemical Vapor Depositio
n ）法により、タングステンシリサイド膜はスパッタ法
により形成できる。

【００９４】その後、図１９に示すワード線ＷＬのパタ
ーンで、シリコン窒化膜、タングステンシリサイド膜お
よび多結晶シリコン膜をフォトリソグラフィ技術および
エッチング技術を用いてパターニングし、ゲート電極１
１（ワード線ＷＬ）およびキャップ絶縁膜１３を形成す
る（図２０）。図１９（ｂ）に示しように、Ｃ領域にお
けるワード線ＷＬのパターニングは、シリコン酸化膜１
０ａとシリコン酸化膜１０ｂ、シリコン窒化膜１０ｃお
よびシリコン酸化膜１０ｄの積層膜との境界を含むよう
にパターニングする。

【００９５】次に、図１９に示すパターンＰ２の平面形
状に開口を有するフォトレジスト膜３５を形成し、この
フォトレジスト膜３５およびＣ領域のワード線ＷＬをマ
スクとしてヒ素（Ａｓ）をイオン注入する。ヒ素イオン
の注入条件は、たとえば加速エネルギ５０ｋｅＶ、ドー
ズ量２×１０¹⁵／ｃｍ²とすることができる。この後、
温度８５０℃の窒素中でのアニールを約１０分間施し
て、ｎ⁺型半導体領域１２ａ（ドレイン）を形成する
（図２１）。

【００９６】次に、フォトレジスト膜３５をアッシング
により除去し、Ａ領域、Ｃ領域およびＢ領域とＤ領域の
ｎチャネルＭＩＳＦＥＴ（Ｑｎｄ、Ｑｎｆ）の領域に開
口を有するフォトレジスト膜をマスクとして、リンイオ
ンを、たとえば加速エネルギ６０ｋｅＶ、ドーズ量１×
１０¹³／ｃｍ²条件でイオン注入し、Ａ領域の半導体領
域１２、Ｃ領域のｎ^-型半導体領域１２ｃ（低濃度ソー
ス）およびＢ、Ｄ領域のｎチャネルＭＩＳＦＥＴ（Ｑｎ
ｄ、Ｑｎｆ）の低濃度不純物領域１５ａを同時に形成す
る。さらに、Ｂ領域とＤ領域のｐチャネルＭＩＳＦＥＴ
（Ｑｐｄ、Ｑｐｆ）の領域に開口を有するフォトレジス
ト膜をマスクとして、ボロンを同様の条件でイオン注入
し、Ｂ領域とＤ領域のｐチャネルＭＩＳＦＥＴ（Ｑｐ
ｄ、Ｑｐｆ）の低濃度不純物領域１５ａを形成する（図
２２）。

【００９７】次に、半導体基板１の全面にシリコン窒化
膜１４を、たとえば３０ｎｍの膜厚で堆積する。なお、
Ａ領域およびＢ領域に形成されたフォトレジスト膜をマ
スクとして、シリコン窒化膜１４を異方性エッチング
し、Ｂ領域とＤ領域のゲート電極１１の側壁にサイドウ
ォールスペーサを形成してもよい。また、シリコン窒化
膜１４は、後に説明する接続孔を形成する際の２段階エ
ッチングに用いることができるが、２段階エッチングを
行わずに接続孔を開口する場合には、シリコン窒化膜１
４に代えてシリコン酸化膜を用いてもよい。

【００９８】次に、Ａ領域とＣ領域およびＢ領域とＤ領
域のｎチャネルＭＩＳＦＥＴ（Ｑｎｄ、Ｑｎｆ）が形成
される領域にフォトレジスト膜を形成し、このフォトレ
ジスト膜とシリコン窒化膜１４をマスクにして不純物た
とえばボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴ
（Ｑｐｄ、Ｑｐｆ）の高濃度不純物領域１５ｂを形成
し、さらに、Ａ領域およびＢ領域とＤ領域のｐチャネル
ＭＩＳＦＥＴ（Ｑｐｄ、Ｑｐｆ）が形成される領域にフ
ォトレジスト膜を形成し、このフォトレジスト膜とシリ
コン窒化膜１４をマスクにして不純物たとえばリンをイ
オン注入し、ｎ⁺型半導体領域１２ｂ（高濃度ソース）
およびｎチャネルＭＩＳＦＥＴ（Ｑｎｄ、Ｑｎｆ）の高
濃度不純物領域１５ｂを形成する（図２３）。

【００９９】次に、たとえば膜厚が４００ｎｍのシリコ
ン酸化膜をＣＶＤ法により形成し、さらにこのシリコン
酸化膜をＣＭＰ（Chemical Mechanical Polishing ）法
により研磨して平坦化し、絶縁膜１６を形成する。

【０１００】この後、図２５に示すような接続プラグ２
１および接続プラグ２２のパターンに相当する接続孔を
開口し、プラグインプラを施した後に不純物がドープさ
れた多結晶シリコン膜を堆積し、この多結晶シリコン膜
をＣＭＰ法により研磨して接続プラグ２１、２２を形成
する（図２４）。

【０１０１】プラグインプラは、たとえばリンイオンを
加速エネルギ５０ｋｅＶ、ドーズ量１×１０¹³／ｃｍ²
とすることができる。また、多結晶シリコン膜への不純
物の導入は、たとえばＣＶＤ法により濃度２×１０²⁰／
ｃｍ³のリンを導入して行うことができる。なお、この
接続孔は、２段階のエッチングにより開口して半導体基
板１の過剰エッチングを防止することができる。すなわ
ち、第１段階のエッチングとして、シリコン窒化膜のエ
ッチングレートが、シリコン酸化膜のエッチングレート
の４０分の１となる条件でエッチングを行い、第２段階
のエッチングとして、シリコン酸化膜のエッチングレー
トが、シリコン窒化膜のエッチングレートの２分の１と
なる条件でエッチングを行う。これにより、半導体基板
１の過剰なエッチングを抑制できる。また、接続プラグ
２１、２２の形成はエッチバック法により形成すること
もできる。

【０１０２】次に、配線形成用の絶縁膜１７を形成する
（図２６、２７）。絶縁膜１７は、たとえばＣＶＤ法に
よるシリコン酸化膜とすることができ、膜厚は、たとえ
ば２００ｎｍとする。なお、図２７において、（ａ）は
図４におけるＡ−Ａ線断面を、（ｂ）はＤ−Ｄ線断面
を、（ｃ）はＢ−Ｂ線断面を、（ｄ）はＦ−Ｆ線断面
を、（ｅ）はＧ−Ｇ線断面を示す。以下、図２９、３
２、３４、３７、３９、４２、４５、４６において同様
である。

【０１０３】次に、絶縁膜１７に深さが２００ｎｍの配
線溝１８を形成する（図２８、２９）。配線溝１８は、
フォトリソグラフィの加工限界で形成され、たとえば0.
１８μｍの溝幅で形成される。図３０にその平面パター
ンを示す。配線溝１８は直線形状のパターンで形成され
るため、フォトリソグラフィの加工限界においても十分
な加工精度で形成できる。

【０１０４】次に、配線溝１８を覆う絶縁膜３６を半導
体基板１の全面に堆積する（図３１、３２）。絶縁膜３
６は、たとえばＣＶＤ法により形成されたシリコン酸化
膜あるいはシリコン窒化膜とすることができ、その膜厚
は、たとえば６０ｎｍとする。

【０１０５】次に、絶縁膜３６を異方性エッチングする
ことにより、配線溝１８の側壁にサイドウォールスペー
サ１９を形成する（図３３、３４）。サイドウォールス
ペーサ１９の厚さは、絶縁膜３６の厚さで規定され、ほ
ぼ６０ｎｍである。このように、サイドウォールスペー
サ１９を形成するため、配線溝１８の溝幅をサイドウォ
ールスペーサ１９の厚さに相当するだけ狭くすることが
できる。すなわち、フォトリソグラフィの加工限界であ
る0.２μｍで加工される配線溝１８の幅を、厚さ６０ｎ
ｍのサイドウォールスペーサ１９に挟まれた幅である６
０ｎｍまで狭くすることができる。これは、後に説明す
るビット線ＢＬの幅をフォトリソグラフィの加工限界で
ある0.２μｍよりも細い８０ｎｍで形成できることを意
味する。

【０１０６】なお、この異方性エッチング工程により、
絶縁膜１６の一部が過剰にエッチングされ、配線溝１８
が若干深く形成されるが、これにより接続プラグ２１の
表面を確実に露出することができる（図３３（ｂ）、図
３４（ａ））。これにより接続プラグ２１とビット線Ｂ
Ｌ、データ線ＤＬとの接続を信頼性よく行える。また、
配線溝１８の加工およびサイドウォールスペーサ１９の
加工により、接続プラグ２１との接続部の露出が同時に
行える。従来法では、ビット線と接続プラグとを接続す
る接続孔を加工した後にビット線の形成を行っていた
が、本実施の形態の方法では、このような接続孔の加工
工程が不要である。このため工程を簡略化できる。さら
に、サイドウォールスペーサ１９の加工の際の過剰エッ
チングにより、配線溝１８が若干深く形成されるため、
ビット線ＢＬ、データ線ＤＬおよび第１層配線２０の高
さを高くしてその断面積を大きくすることができる。こ
のためビット線ＢＬ、データ線ＤＬおよび第１層配線２
０の抵抗値を低減して半導体集積回路装置の性能を向上
できる。

【０１０７】次に、Ｂ領域およびＤ領域の高濃度不純物
領域１５ｂ上に開口を有するフォトレジスト膜をマスク
として、接続孔３７を形成する（図３５）。接続孔３７
は、後に説明する第１層配線２０を直接高濃度不純物領
域１５ｂに接続するためのものであり、これにより周辺
回路領域（Ｂ領域およびＤ領域）での配線抵抗を低減し
て半導体集積回路装置の性能を向上できる。なお、接続
孔３７が形成される領域にはあらかじめ接続プラグを形
成していてもよい。

【０１０８】次に、たとえばスパッタ法により、膜厚が
３００ｎｍのタングステン膜３８を半導体基板１の全面
に形成する（図３６、３７）。ここでは、タングステン
膜３８を例示しているが、他の金属膜、たとえば、銅膜
等を用いてもよい。

【０１０９】次に、タングステン膜３８を、たとえばＣ
ＭＰ法により研磨し、配線溝１８およびサイドウォール
スペーサ１９の上部以外のタングステン膜３８を除去
し、ビット線ＢＬ、データ線ＤＬおよび第１層配線２０
を形成する（図３８、３９）。このときのビット線Ｂ
Ｌ、データ線ＤＬの平面パターンを図４０に示す。ビッ
ト線ＢＬ、データ線ＤＬはサイドウォールスペーサ１９
に挟まれた配線溝１８に形成され、その配線幅は約８０
ｎｍである。

【０１１０】また、このタングステン膜３８の研磨工程
において、ＣＭＰ法による研磨を過剰に行い、タングス
テン膜３８の表面を配線溝１８が形成される絶縁膜１７
の表面よりも、つまりサイドウォールスペーサ１９の上
端部よりも低く形成できる。あるいは、ＣＭＰ法による
研磨条件を調整し、配線溝１８が形成される絶縁膜１７
およびサイドウォールスペーサ１９をタングステン膜３
８と同時に研磨して除去してもよい。なお、タングステ
ン膜３８の除去にはエッチバック法を用いることもでき
る。

【０１１１】次に、半導体基板１の全面に、たとえばＣ
ＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸
化膜をＣＭＰ法により研磨して平坦化し、層間絶縁膜２
３を形成する（図４１、４２）。

【０１１２】次に、半導体基板１の全面にシリコン窒化
膜２４および多結晶シリコン膜３９を堆積する（図４
３）。多結晶シリコン膜３９には、たとえば３×１０²⁰
／ｃｍ³の濃度のリンを導入でき、その膜厚はたとえば
１００ｎｍである。なお、図４３において、（ａ）は図
４におけるＣ−Ｃ線断面を、（ｂ）は図４におけるＡ−
Ａ線断面を、（ｃ）はＤ−Ｄ線断面を、（ｄ）はＢ−Ｂ
線断面を示す。また、不揮発性メモリの領域の断面図は
省略する。以下、図４５〜４７において同様である。

【０１１３】次に、図４４に示すようなＳＮＣＴのパタ
ーンで、多結晶シリコン膜３９に開口４０を形成する。
開口４０の口径はたとえば0.２２μｍである。その後、
半導体基板１の全面に多結晶シリコン膜３９と同様の多
結晶シリコン膜を膜厚７０ｎｍで堆積し、これを異方性
エッチングして開口４０の側壁にサイドウォールスペー
サ４１を形成する（図４５）。サイドウォールスペーサ
４１の幅は約７０ｎｍとなり、開口４０の口径はサイド
ウォールスペーサ４１により８０ｎｍに縮小される。

【０１１４】次に、多結晶シリコン膜３９およびサイド
ウォールスペーサ４１をハードマスクとしてエッチング
を行い、容量電極接続孔２６を形成する（図４６）。容
量電極接続孔２６の口径は８０ｎｍであり、その深さは
約３００ｎｍである。

【０１１５】このように容量電極接続孔２６の口径を小
さく形成できるため、開口４０を形成するためのマスク
に合わせずれが発生しても、ビット線ＢＬと接触するこ
とがない。また、ビット線ＢＬの線幅が十分にひらいて
いるため、その効果がより確実に発揮される。

【０１１６】次に、容量電極接続孔２６を埋め込む多結
晶シリコン膜を堆積し、この多結晶シリコン膜、多結晶
シリコン膜３９およびサイドウォールスペーサ４１をＣ
ＭＰ法またはエッチバック法により除去して容量電極接
続孔２６の内部に接続プラグ２５を形成する（図４
７）。前記したとおり、接続プラグ２５とビット線ＢＬ
とが短絡されることはない。接続プラグ２５には、たと
えば３×１０²⁰／ｃｍ³の濃度のリンを導入できる。な
お、多結晶シリコン膜、多結晶シリコン膜３９およびサ
イドウォールスペーサ４１の形成の際には、シリコン窒
化膜２４をＣＭＰ法またはエッチバック法のエッチスト
ッパ膜として機能させることができる。

【０１１７】次に、たとえばＣＶＤ法によりシリコン酸
化膜からなる絶縁膜４２を堆積し、図５０に示す情報蓄
積用容量素子Ｃが形成される領域に溝４３を形成する
（図４８、図４９）。溝４３の寸法は、たとえば幅0.２
２μｍ、長さ0.６４μm とすることができる。絶縁膜４
２の堆積はプラズマＣＶＤにより行うことができ、その
膜厚はたとえば0.６μｍとする。

【０１１８】次に、溝４３を覆う多結晶シリコン膜４４
を半導体基板１の全面に堆積し（図５１、５２）、さら
に半導体基板１の全面にシリコン酸化膜４５を堆積する
（図５３、５４）。多結晶シリコン膜４４にはリンをド
ープすることができ、その膜厚は0.０３μｍとすること
ができる。多結晶シリコン膜４４の膜厚が溝４３の寸法
に対して十分に薄いため、多結晶シリコン膜４４は溝４
３の内部にもステップカバレッジよく堆積される。シリ
コン酸化膜４５は、溝４３の内部に埋め込まれるように
堆積する。溝４３の内部への埋め込み性を考慮すれば、
シリコン酸化膜４５はＳＯＧ膜あるいはＴＥＯＳを用い
たＣＶＤ法によるシリコン酸化膜とすることができる。

【０１１９】次に、絶縁膜４２上のシリコン酸化膜４５
および多結晶シリコン膜４４を除去して、情報蓄積用容
量素子Ｃの下部電極２７を形成する（図５５、５６）。
シリコン酸化膜４５および多結晶シリコン膜４４の除去
はエッチバック法またはＣＭＰ法により行うことができ
る。また、下部電極２７の内部には、シリコン酸化膜４
５が残存している。

【０１２０】次に、ウェットエッチングを施し、絶縁膜
４２およびシリコン酸化膜４５を除去する（図５７、５
８）。これにより下部電極２７が露出される。なお、シ
リコン窒化膜２４はウェットエッチング工程でのエッチ
ングストッパとして機能する。

【０１２１】次に、下部電極２７表面を窒化または酸窒
化処理した後、酸化タンタル膜を堆積し容量絶縁膜２８
を形成する。酸化タンタル膜の堆積は、有機タンタルガ
スを原料としたＣＶＤ法により形成できる。この段階で
の酸化タンタル膜はアモルファス構造を有するものであ
る。ここで酸化タンタル膜に熱処理を施して結晶化（多
結晶化）された酸化タンタル膜（Ｔａ₂Ｏ₅）とし、よ
り強固な誘電体として容量絶縁膜２８を形成してもよ
い。また、容量絶縁膜２８はシリコン酸化膜に換算して
５ｎｍの膜厚のシリコン窒化膜としてもよい。さらに、
たとえば窒化チタン膜からなるプレート電極２９をＣＶ
Ｄ法により堆積し、形成する（図５９、６０）。

【０１２２】その後、フォトレジスト膜を用いて窒化チ
タン膜および多結晶酸化タンタル膜をパターニングし、
容量絶縁膜２８およびプレート電極２９を完成する。こ
のようにして下部電極２７、容量絶縁膜２８およびプレ
ート電極２９からなる情報蓄積用容量素子Ｃが形成され
る。さらに半導体基板１の全面に絶縁膜３０を形成する
（図６１、６２）。なお、プレート電極２９は、窒化チ
タン膜に代えて、たとえば４×１０²⁰／ｃｍ³の濃度の
リンを含む多結晶シリコン膜としてもよい。

【０１２３】次に、絶縁膜３０に接続孔を形成し、その
接続孔を含む絶縁膜３０上に、たとえばチタン膜、窒化
チタン膜およびタングステン膜を順次堆積し、これをＣ
ＭＰ法またはエッチバック法により除去してプラグ３２
を形成し、この後、絶縁膜３０上にたとえば窒化チタン
膜、アルミニウム膜および窒化チタン膜からなる積層膜
を堆積し、これをパターニングして第２層配線３１を形
成する。これにより図５〜８に示すＤＲＡＭをほぼ完成
する。さらに上層の配線層は第２層配線３１と同様に形
成できるため、その詳細な説明は省略する。

【０１２４】本実施の形態によりＤＲＡＭおよび不揮発
性メモリを同一の半導体基板１に形成した場合に共用で
きる工程の状況を図６３に示す。本実施の形態の工程の
基礎となるのはＤＲＡＭの製造工程である。ＤＲＡＭ工
程を図６３の中欄に示す。図６３の右欄は不揮発性メモ
リの製造に特有な工程を示している。すなわち、本実施
の形態では、ＤＲＡＭの基本工程に３つの不揮発性メモ
リに特有な工程を追加するのみで、単一の半導体基板１
にＤＲＡＭおよび不揮発性メモリを混載できる。これ
は、混載のベースとなるＤＲＡＭ工程でのマスク枚数２
０枚について、３枚のマスクを追加することで不揮発性
メモリが実現できることを意味する。この結果として、
浮遊ゲート電極と制御ゲート電極とを有する従来構造の
不揮発性メモリセルを混載する場合のＤＲＡＭの製造コ
ストに比較した製造コストの上昇が1.４倍であったのに
対して、本実施例では1.１５倍まで抑えることが可能で
ある。

【０１２５】（実施の形態２）本実施の形態２の半導体
集積回路装置は、ＤＲＡＭ領域については実施の形態１
と同様であるが、不揮発性メモリ領域のＭＩＳＦＥＴＱ
ｍのゲート絶縁膜とソース、ドレインの構造において実
施の形態１と相違する。

【０１２６】図６４は、実施の形態２の不揮発性メモリ
領域１Ｆの主要部を示す概略回路図である。実施の形態
１と相違し、ゲート絶縁膜の積層絶縁膜で構成された側
がデータ線ＤＬに接続されるドレイン側に配置されてい
る。

【０１２７】図６５は、実施の形態２のメモリアレイＤ
ＭＡＲＹの一部（図６５（ａ））とメモリアレイＦＭＡ
ＲＹの一部（図６５（ｂ））を示した平面図である。Ｄ
ＲＡＭのメモリアレイＤＭＡＲＹについては実施の形態
１と同様である。メモリアレイＦＭＡＲＹにおいては、
活性領域Ｌ２のドレイン側Ｌ２Ｄの領域でゲート絶縁膜
が３層の積層絶縁膜となっており、実施の形態１と逆に
なっている。

【０１２８】図６６は、実施の形態２の不揮発性メモリ
領域１ＦのメモリセルＦＭＡＲＹの部分（Ｃ領域）と周
辺回路の一部（Ｄ領域）について示した断面図である。
また、図６７は、図６６におけるＭＩＳＦＥＴＱｍのセ
ル構造を示す模式断面図である。

【０１２９】このメモリセルを構成するＭＩＳＦＥＴＱ
ｍは、主としてゲート絶縁膜上に形成された多結晶シリ
コン膜などからなるゲート電極８３と、このゲート電極
８３の両側の半導体基板１に形成されたソース、ドレイ
ンとで構成されている。ソースは、一端部がゲート電極
８３の下部まで延在する高不純物濃度のｎ⁺型半導体領
域８４で構成されており、ドレインは、一端部がゲート
電極８３の下部まで延在する低不純物濃度（１×１０¹⁸
〜１０¹⁹／ｃｍ³程度）のｐ^-型半導体領域８５と、ゲ
ート電極８３に対してオフセットするように形成された
高不純物濃度のｎ⁺型半導体領域８６とで構成されてい
る。また、ゲート絶縁膜は、ソース側が膜厚１０ｎｍ程
度のゲート酸化膜８２で構成されているのに対し、ドレ
イン側が膜厚８ｎｍ程度の下部ゲート酸化膜８０と、膜
厚１０ｎｍ程度の窒化シリコン膜８１と、膜厚１０ｎｍ
程度の上部ゲート酸化膜８２とで構成されている。この
ように、本実施の形態のメモリセルは、書き込み時のホ
ットエレクトロン注入をドレイン側で行う点に特徴があ
る。

【０１３０】図６８に示すように、このフラッシュメモ
リの読み出しおよび消去動作は、前記実施の形態１のメ
モリセルと同じである。一方、書き込みは、選択したメ
モリセルのドレインを接地電位（０Ｖ）とし、ゲート電
極８３およびソースにそれぞれ５Ｖの正電圧を印加して
行う。

【０１３１】図６９は、書き込み動作時における各端子
への電圧印加の時間変化を示すグラフである。書き込み
は、まず選択したメモリブロックの共通ソース線を５Ｖ
に充電した後、全ビット線を５Ｖへプリチャージする。
次に、選択したワード線のみを５Ｖに昇圧した後、選択
したビット線のみを０Ｖに降下させる。この０Ｖに降下
させた時間が書き込み時間であり、この時間内に選択し
たメモリセルのソースからドレイン方向へチャネル電流
が流れる。このとき、図７０に示すように、ソース側５
Ｖ、ドレイン側０Ｖに設定された電位の大半は、低濃度
ドレイン（ｐ^-型半導体領域８５）領域で降下するため
に、ドレイン端部に電界強度のピークが生じる。そし
て、この高電界によって発生したホットエレクトロン
が、選択したワード線に印加された５Ｖの縦方向電界に
よって加速され、窒化シリコン膜８１中の電子トラップ
に注入されることにより、書き込みが行われる。

【０１３２】次に、本実施の形態２の半導体集積回路装
置の製造方法を説明する。図７１〜図７４は、実施の形
態２の製造方法の一例を工程順に示した平面図または断
面図である。本実施の形態の製造方法は、実施の形態１
の図１３の工程まで同様である。次に、実施の形態１と
同様に、シリコン窒化膜１０ｃをパターニングするが、
パターニングは、図７１に示すようなパターンＰ３で行
う。このパターンＰ３によりフォトレジスト膜９０が形
成され、フォトレジスト膜９０をマスクとしてシリコン
窒化膜１０ｃがエッチングされる（図７２）。

【０１３３】次に、実施の形態１と同様の工程で、図２
０の工程まで進める。その後、図７３に示すパターンＰ
４の領域に開口を有するフォトレジスト膜９１を形成
し、フォトレジスト膜９１をマスクとして、たとえばボ
ロンをイオン注入し、ｐ^-型半導体領域８５を形成する
（図７４）。

【０１３４】その後、フォトレジスト膜をマスクとして
半導体領域１２、１５ａを形成し、さらにフォトレジス
ト膜をマスクとしてｎ⁺型半導体領域８４を形成する。
さらに、シリコン窒化膜１４を堆積した後、フォトレジ
スト膜をマスクとしてｎ⁺型半導体領域８６および高濃
度不純物領域１５ｂを形成する。この後の工程は実施の
形態１と同様である。

【０１３５】本実施例によっても、混載のベースとなる
ＤＲＡＭ工程でのマスク枚数２０枚に対して、３枚のマ
スクを追加することで不揮発性メモリとＤＲＡＭとを同
一の半導体基板１に形成することができる。製造コスト
の上昇は、従来法による1.４倍から1.１５倍まで低減す
ることができる。

【０１３６】（実施の形態３）本実施の形態３の半導体
集積回路装置は、実施の形態１と同様に、0.２μｍルー
ルの製造技術によるＤＲＡＭ・不揮発性メモリ混載チッ
プの製造に本発明を適用する例である。ただし、論理回
路部等を構成する周辺回路領域のトランジスタ性能を向
上するために、専用の高濃度ウエルを追加した点で実施
の形態１と相違する。

【０１３７】図７５は、実施の形態３の主要な工程を示
した工程図である。実施の形態３の半導体集積回路装置
は、ウェルの構成を除き、実施の形態１の半導体集積回
路装置と同様の平面レイアウトおよび断面構造を有す
る。

【０１３８】図７５の主要工程は、各工程をマスク毎に
示したものである。マスク番号５のｎ型ウエルとマスク
番号６のｐ型ウエルが実施の形態１に追加されたマスク
工程である。まず、実施の形態１と同様に、ディープウ
ェル６を形成し、さらに実施の形態１と同様に、高耐圧
のｎ型ウェル４、および高耐圧のｐ型ウェル２，３を形
成する。さらに、実施の形態１と同様に、半導体基板１
の全面に、加速エネルギ７０ｋｅＶの２沸化ボロン（Ｂ
Ｆ₂）イオンをドーズ量1.５×１０¹²／ｃｍ²の条件で
イオン注入してもよい。

【０１３９】その後、上記高耐圧のｎ型ウエル４領域内
で論理回路およびメモリモジュールの周辺回路が形成さ
れる所望の領域へ上記ｎ型ウエルマスクを用いて、加速
エネルギ３６０ｋｅＶ、ドーズ量1.３×１０¹³／ｃｍ²
のリンイオンを追加注入してｎ型ウエルを形成し、上記
高耐圧のｐ型ウエル２、３領域内で論理回路およびメモ
リモジュールの周辺回路が形成される所望の領域へ上記
ｐ型ウエルマスクを用いて、加速エネルギ２００ｋｅＶ
のボロンイオンをドーズ量１×１０¹³／ｃｍ²、加速エ
ネルギ４０ｋｅＶの２沸化ボロンイオンをドーズ量３×
１０¹²／ｃｍ²を追加注入してｐ型ウエルを形成する。

【０１４０】上記のｎ型ウエル、およびｐ型ウエル領域
内には、ゲート絶縁膜の膜厚７ｎｍで実効チャンネル長
0.３μｍのトランジスタが形成でき、論理回路等周辺回
路を構成するＭＩＳＦＥＴの高速化を図ることができ
る。

【０１４１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１４２】たとえば、実施の形態１〜３では、情報蓄
積用容量素子Ｃとして、上方に開口を有する円筒形状の
下部電極を有する情報蓄積用容量素子の例を示したが、
図７６あるいは図７７に示すような、情報蓄積用容量素
子を用いてもよい。

【０１４３】すなわち、図７６は、実施の形態１におけ
る絶縁膜４２の溝４３内に形成された多結晶シリコン膜
４４の内面を用いて下部電極を構成するものであり、絶
縁膜４２をエッチングにより除去することなく残存させ
るものである。この場合、シリコン窒化膜２４は必要で
ない。

【０１４４】また、図７７は、単純スタック構造の下部
電極を採用する場合の例であり、実施の形態１の容量電
極接続孔２６を埋め込むと同時に、下部電極を構成する
多結晶シリコン膜を同時に形成し、この多結晶シリコン
膜と実施の形態１の多結晶シリコン膜３９をパターニン
グして下部電極を形成するものである。なお、サイドウ
ォールスペーサ４１は下部電極の一部として構成され
る。また、シリコン窒化膜２４は本構成においても必要
でない。

【０１４５】また、本実施の形態のＤＲＡＭおよび不揮
発性メモリに加えてロジック回路やマイクロコンピュー
タ、その他のシステム混載チップへの適用が可能であ
る。

【０１４６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１４７】（１）ＤＲＡＭと不揮発性メモリを同一の
半導体基板に混載した場合の製造工程を簡略化できる。
これにより製造コストを低く抑えることができる。

【０１４８】（２）ＤＲＡＭと不揮発性メモリを同一の
半導体基板に混載した場合の半導体集積回路装置の微細
化を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置のチップ全体の一例を示した平面図である。

【図２】ＤＲＡＭ領域の等価回路図である。

【図３】不揮発性メモリ領域の主要部を示す概略回路図
である。

【図４】実施の形態１のＤＲＡＭのメモリアレイの一部
と不揮発性メモリのメモリアレイの一部を示した平面図
である。

【図５】実施の形態１の半導体集積回路装置のＤＲＡＭ
領域を示した断面図である。

【図６】実施の形態１の半導体集積回路装置のＤＲＡＭ
領域を示した断面図である。

【図７】実施の形態１の半導体集積回路装置の不揮発性
メモリ領域を示した断面図である。

【図８】実施の形態１の半導体集積回路装置の不揮発性
メモリ領域を示した断面図である。

【図９】実施の形態１の不揮発性メモリのメモリセル約
１個分を示す概略断面図である。

【図１０】実施の形態１の不揮発性メモリのメモリセル
の動作電圧表である。

【図１１】実施の形態１の不揮発性メモリのメモリセル
の書き込み動作時におけるチャネル領域の電位分布と電
界強度分布とを示すグラフである。

【図１２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図１３】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図１４】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図１５】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図１６】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図１７】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図１８】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図１９】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図２０】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２１】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２３】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２４】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２５】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図２６】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２７】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２８】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図２９】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３０】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図３１】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３３】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３４】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３５】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３６】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３７】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３８】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図３９】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４０】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図４１】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４３】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４４】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図４５】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４６】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４７】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４８】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図４９】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５０】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した平面図である。

【図５１】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５３】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５４】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５５】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５６】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５７】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５８】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図５９】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図６０】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図６１】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図６２】実施の形態１の半導体集積回路装置の製造方
法の一例を工程順に示した断面図である。

【図６３】実施の形態１の製造方法の工程表である。

【図６４】実施の形態２の不揮発性メモリ領域の主要部
を示す概略回路図である。

【図６５】実施の形態２のＤＲＡＭのメモリアレイの一
部と不揮発性メモリのメモリアレイの一部を示した平面
図である。

【図６６】実施の形態２の不揮発性メモリ領域を示した
断面図である。

【図６７】実施の形態２のＭＩＳＦＥＴＱｍのセル構造
を示す模式断面図である。

【図６８】実施の形態２の不揮発性メモリのメモリセル
の動作電圧表である。

【図６９】書き込み動作時における各端子への電圧印加
の時間変化を示すグラフである。

【図７０】実施の形態２の不揮発性メモリのメモリセル
の書き込み動作時におけるチャネル領域の電位分布と電
界強度分布とを示すグラフである。

【図７１】実施の形態２の製造方法の一例を工程順に示
した平面図である。

【図７２】実施の形態２の製造方法の一例を工程順に示
した断面図である。

【図７３】実施の形態２の製造方法の一例を工程順に示
した平面図である。

【図７４】実施の形態２の製造方法の一例を工程順に示
した断面図である。

【図７５】実施の形態３の主要な工程を示した工程図で
ある。

【図７６】本発明の他の実施の形態である半導体集積回
路装置の一例を示した断面図である。

【図７７】本発明の他の実施の形態である半導体集積回
路装置の他の例を示した断面図である。

【符号の説明】

１半導体基板１ＤＤＲＡＭ領域１Ｆ不揮発性メモリ領域１ＩＯ入出力制御部１Ｒ演算回路領域２、３ｐ型ウエル４ｎ型ウエル６ディープウェル７分離領域８浅溝１０ゲート絶縁膜１０ａシリコン酸化膜１０ｂシリコン酸化膜１０ｃシリコン窒化膜１０ｄシリコン酸化膜１０ｅゲート絶縁膜１１ゲート電極１１ｍゲート電極１２半導体領域１２ａｎ⁺型半導体領域１２ｂｎ^-型半導体領域１２ｃｎ⁺型半導体領域１３キャップ絶縁膜１４シリコン窒化膜１５半導体領域１５ａ低濃度不純物領域１５ｂ高濃度不純物領域１６絶縁膜１７絶縁膜１８配線溝１９サイドウォールスペーサ２０第１層配線２１接続プラグ２２接続プラグ２３層間絶縁膜２４シリコン窒化膜（絶縁膜）２５接続プラグ２６容量電極接続孔２７下部電極２８容量絶縁膜２９プレート電極（上部電極）３０絶縁膜３１第２層配線３２プラグ３３〜３５フォトレジスト膜３６絶縁膜３７接続孔３８タングステン膜３９多結晶シリコン膜４０開口４１サイドウォールスペーサ４２絶縁膜４３溝４４多結晶シリコン膜４５シリコン酸化膜８０下部ゲート酸化膜８１窒化シリコン膜８２ゲート酸化膜８３ゲート電極８４型半導体領域８５ｐ^-型半導体領域８６型半導体領域９０フォトレジスト膜９１フォトレジスト膜ＢＬビット線ＢＰ接続プラグＣ情報蓄積用容量素子（キャパシタ）ＣＳＬ共通ソース線ＣＶＤプラズマＤＣＮＴＬ制御回路ＤＬデータ線ＤＬＣＴデータ線接続孔ＤＲＥＧデータレジスタＦＣＮＴＬ制御回路ＨＶＳ高電圧発生回路Ｌ１活性領域Ｌ２活性領域ＱｍＭＩＳＦＥＴＱｎｎチャネルＭＩＳＦＥＴＱｎｄｎチャネルＭＩＳＦＥＴＱｎｆｎチャネルＭＩＳＦＥＴＱｐｐチャネルＭＩＳＦＥＴＱｐｄｐチャネルＭＩＳＦＥＴＱｐｆｐチャネルＭＩＳＦＥＴＱｓメモリセル選択用ＭＩＳＦＥＴＳＡセンスアンプＳＬソース線ＳＮＣＴ容量電極接続孔ＶＳＣＮＴＬ電圧制御回路ＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】半導体からなる基板または表面に半導体
層を有する基板と、前記基板の第１領域に形成された第
１記憶素子と、前記基板の第２領域に形成された第２記
憶素子とを有する半導体集積回路装置であって、前記第１記憶素子は、前記基板の主面に形成された分離
領域に囲まれた第１活性領域上に第１ゲート絶縁膜を介
して形成された第１ゲート電極、前記第１ゲート電極下
部の第１チャネル領域、前記第１チャネル領域を挟んで
形成された一対の第１半導体領域を備えた第１ＭＩＳＦ
ＥＴと、前記第１半導体領域の一方に電気的に接続され
た第１金属配線と、前記第１半導体領域の他方に電気的
に接続され、前記第１金属配線よりも上層に形成された
情報蓄積用容量素子とを有し、前記第２記憶素子は、前記基板の主面に形成された分離
領域に囲まれた第２活性領域上に第２ゲート絶縁膜を介
して形成された第２ゲート電極、前記第２ゲート電極下
部の第２チャネル領域、前記第２チャネル領域を挟んで
形成された第２および第３半導体領域を備えた第２ＭＩ
ＳＦＥＴと、前記第２または第３半導体領域の何れか一
方に電気的に接続された第２金属配線とを有し、前記第２ゲート絶縁膜の少なくとも一部は、複数の絶縁
膜が積層された積層絶縁膜であることを特徴とする半導
体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置であ
って、前記第１および第２ゲート電極は、同一の材料からな
り、かつ、同一の膜構成を有することを特徴とする半導
体集積回路装置。
【請求項３】請求項１または２記載の半導体集積回路
装置であって、前記第１および第２金属配線は、同一の材料からなり、
かつ、同一の膜構成を有することを特徴とする半導体集
積回路装置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記第２半導体領域を構成する低濃度半導体領域と、前
記第１半導体領域とは、同一の不純物をほぼ同量含み、
かつ、ほぼ同一の深さに形成されていることを特徴とす
る半導体集積回路装置。
【請求項５】請求項１〜４の何れか一項に記載の半導
体集積回路装置であって、前記第１および第２金属配線は、前記第１および第２ゲ
ート電極上の何れかの絶縁膜に形成された配線溝に埋め
込んで形成されていることを特徴とする半導体集積回路
装置。
【請求項６】半導体からなる基板または表面に半導体
層を有する基板と、前記基板の主面に形成された分離領
域と、前記分離領域に囲まれた活性領域上にゲート絶縁
膜を介して形成されたゲート電極、前記ゲート電極下部
のチャネル領域、前記チャネル領域を挟んで形成された
第２および第３半導体領域を備えたＭＩＳＦＥＴと、前
記第２または第３半導体領域の何れか一方に電気的に接
続された金属配線とを有する半導体集積回路装置であっ
て、前記ゲート絶縁膜の少なくとも一部は、複数の絶縁膜が
積層された積層絶縁膜であり、前記金属配線は、前記ゲ
ート電極上の何れかの絶縁膜に形成された配線溝に埋め
込んで形成されていることを特徴とする半導体集積回路
装置。
【請求項７】請求項５または６記載の半導体集積回路
装置であって、前記配線溝の側壁には絶縁体であるサイドウォールスペ
ーサが形成され、前記第１および第２金属配線または前
記金属配線の幅は、前記サイドウォールスペーサの厚さ
の総和に相当する幅だけ前記配線溝の幅よりも狭くなっ
ていることを特徴とする半導体集積回路装置。
【請求項８】請求項１〜７の何れか一項に記載の半導
体集積回路装置であって、前記第２半導体領域側の前記第２ゲート絶縁膜または前
記ゲート絶縁膜の一部が、前記積層絶縁膜であり、前記
第３半導体領域側の前記第２ゲート絶縁膜または前記ゲ
ート絶縁膜のその他の部分が、単一材料からなる単層絶
縁膜であることを特徴とする半導体集積回路装置。
【請求項９】請求項８記載の半導体集積回路装置であ
って、前記積層絶縁膜は、シリコン酸化膜、シリコン窒化膜お
よびシリコン酸化膜からなる三層積層絶縁膜であり、前
記単層絶縁膜は、シリコン酸化膜であることを特徴とす
る半導体集積回路装置。
【請求項１０】請求項１〜９の何れか一項に記載の半
導体集積回路装置であって、前記第２半導体領域は、不純物が高濃度に導入された高
濃度半導体領域と、前記高濃度半導体領域および第２チ
ャネル領域もしくはチャネル領域間に形成された不純物
が低濃度に導入された低濃度半導体領域とからなり、前
記第３半導体領域は、不純物が高濃度に導入された高濃
度半導体領域からなることを特徴とする半導体集積回路
装置。
【請求項１１】請求項１０記載の半導体集積回路装置
であって、情報の記録または消去である前記積層絶縁膜への電子の
注入は、前記第２半導体領域を低電位に保持し、前記第
３半導体領域を高電位に保持して行うことを特徴とする
半導体集積回路装置。
【請求項１２】半導体からなる基板または表面に半導
体層を有する基板と、前記基板の主面に形成された分離
領域と、前記基板の第１領域に形成され、前記分離領域
で囲まれた第１活性領域上に第１ゲート絶縁膜を介して
形成された第１ゲート電極、前記第１ゲート電極下部の
第１チャネル領域、前記第１チャネル領域を挟んで形成
された一対の第１半導体領域、前記第１半導体領域の一
方に電気的に接続された第１金属配線、および、前記第
１半導体領域の他方に電気的に接続された情報蓄積用容
量素子を含む第１記憶素子と、前記基板の第２領域に形
成され、前記分離領域に囲まれた第２活性領域上に第２
ゲート絶縁膜を介して形成された第２ゲート電極、前記
第２ゲート電極下部の第２チャネル領域、前記第２チャ
ネル領域を挟んで形成された第２および第３半導体領
域、および、前記第２または第３半導体領域に電気的に
接続された第２金属配線を含む第２記憶素子と、を有す
る半導体集積回路装置の製造方法であって、（ａ）前記基板の主面に前記分離領域を形成する工程、（ｂ）第１および第２絶縁膜を順次形成し、前記第２領
域の一部に前記第１および第２絶縁膜を残して、前記第
１および第２絶縁膜を除去する工程、（ｃ）前記基板の全面に第３絶縁膜を形成する工程、（ｄ）前記基板の全面に導電膜を形成し、前記導電膜を
パターニングして、前記第１領域に前記第１ゲート電極
を形成するとともに、前記第２領域の前記第１および第
２絶縁膜の境界線を含む領域上に前記第２ゲート電極を
形成する工程、（ｅ）前記第１および第２絶縁膜が存在しない前記第２
領域の前記第２ゲート電極間に不純物を高濃度にイオン
注入し、前記第３半導体領域を形成する工程、（ｆ）前記第１および第２領域の前記第１および第２ゲ
ート電極間に、不純物を低濃度にイオン注入し、前記第
１半導体領域および前記第２半導体領域を構成する低濃
度半導体領域を形成する工程、（ｇ）前記第１および第２ゲート電極を覆う第４絶縁膜
を形成し、前記第１および第２絶縁膜が存在する前記第
２領域の前記第２ゲート電極間に不純物を高濃度にイオ
ン注入し、前記第２半導体領域を構成する高濃度半導体
領域を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１３】請求項１２記載の半導体集積回路装置
の製造方法であって、さらに、（ｈ）前記基板の全面に第５絶縁膜を形成し、前記第５
絶縁膜に配線溝を形成する工程、（ｉ）前記配線溝の内部を含む前記第５絶縁膜上に金属
膜を堆積し、前記配線溝以外の領域の前記金属膜を除去
し、前記第１および第２金属配線を形成する工程、（ｊ）前記第１および第２金属配線ならびに第５絶縁膜
上に第６絶縁膜を形成し、前記第６絶縁膜上に前記情報
蓄積用容量素子を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１４】半導体からなる基板または表面に半導
体層を有する基板と、前記基板の主面に形成された分離
領域と、前記分離領域で囲まれた活性領域上にゲート絶
縁膜を介して形成されたゲート電極、前記ゲート電極下
部のチャネル領域、前記チャネル領域を挟んで形成され
た第２および第３半導体領域、および、前記第２または
第３半導体領域に電気的に接続された金属配線を含む記
憶素子と、を有する半導体集積回路装置の製造方法であ
って、（ａ）前記基板の主面に前記分離領域を形成する工程、（ｂ）第１および第２絶縁膜を順次形成し、その一部を
残して、前記第１および第２絶縁膜を除去する工程、（ｃ）前記基板の全面に第３絶縁膜を形成する工程、（ｄ）前記基板の全面に導電膜を形成し、前記導電膜を
パターニングして、前記第１および第２絶縁膜の境界線
を含む領域上に前記ゲート電極を形成する工程、（ｅ）前記第１および第２絶縁膜が存在しない前記ゲー
ト電極間に不純物を高濃度にイオン注入し、前記第３半
導体領域を形成する工程、（ｆ）前記ゲート電極間に、不純物を低濃度にイオン注
入し、前記第２半導体領域を構成する低濃度半導体領域
を形成する工程、（ｇ）前記ゲート電極を覆う第４絶縁膜を形成し、前記
第１および第２絶縁膜が存在する前記ゲート電極間に不
純物を高濃度にイオン注入し、前記第２半導体領域を構
成する高濃度半導体領域を形成する工程、（ｈ）前記基板の全面に第５絶縁膜を形成し、前記第５
絶縁膜に配線溝を形成する工程、（ｉ）前記配線溝の内部を含む前記第５絶縁膜上に金属
膜を堆積し、前記配線溝以外の領域の前記金属膜を除去
し、前記金属配線を形成する工程、を含むことを特徴とする半導体集積回路装置の製造方
法。
【請求項１５】請求項１２、１３または１４記載の半
導体集積回路装置の製造方法であって、前記第１絶縁膜は、熱酸化法により形成されたシリコン
酸化膜であり、前記第２絶縁膜は、ＣＶＤ法により堆積
されたシリコン窒化膜であり、前記第３絶縁膜は、熱酸
化法およびＣＶＤ法により形成されたシリコン酸化膜で
あることを特徴とする半導体集積回路装置の製造方法。
【請求項１６】請求項１２、１３または１４記載の半
導体集積回路装置の製造方法であって、前記（ｄ）工程の前に、前記第１領域の前記第３絶縁膜
を除去し、前記第１領域に前記第１ゲート絶縁膜となる
第７絶縁膜を形成する工程、を含むことを特徴とする半
導体集積回路装置の製造方法。
【請求項１７】請求項１６記載の半導体集積回路装置
の製造方法であって、前記第７絶縁膜は、熱酸化法により形成されたシリコン
酸化膜であり、前記熱酸化工程により、前記第７絶縁膜
の形成とともに前記第３絶縁膜の前記第２活性領域上に
おける膜厚を増加させることを特徴とする半導体集積回
路装置の製造方法。
【請求項１８】請求項１３〜１７の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記（ｈ）工程の前に、前記第５絶縁膜の下層に形成さ
れた絶縁膜に接続孔を開口し、前記第１〜第３半導体領
域の何れかに接続される接続プラグを前記接続孔内に形
成する工程を有し、前記（ｈ）工程における前記配線溝
の形成により、前記接続プラグの上部または上面を前記
配線溝の底部に露出することを特徴とする半導体集積回
路装置の製造方法。
【請求項１９】請求項１３〜１８の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記（ｈ）工程の後に、前記配線溝の内部を含む前記第
５絶縁膜上に、前記配線溝の幅の２分の１よりも薄い膜
厚の第８絶縁膜を堆積し、前記第８絶縁膜を異方性エッ
チングすることにより、前記配線溝の側壁にサイドウォ
ールスペーサを形成する工程を有することを特徴とする
半導体集積回路装置の製造方法。
【請求項２０】請求項１３〜１９の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記第１および第２金属配線または前記金属配線を形成
するための前記金属膜の除去は、ＣＭＰ法による研磨に
より行われ、前記研磨を過剰に行うことによって前記配
線溝内の前記第１および第２金属配線または前記金属配
線の表面にディッシングを発生させることを特徴とする
半導体集積回路装置の製造方法。
【請求項２１】請求項１３〜１９の何れか一項に記載
の半導体集積回路装置の製造方法であって、前記第１および第２金属配線または前記金属配線を形成
するための前記金属膜の除去は、ＣＭＰ法による研磨に
より行われ、前記研磨を過剰に行うことによって前記配
線溝上部の前記サイドウォールスペーサの幅が狭くなっ
ている部分をも金属膜とともに除去することを特徴とす
る半導体集積回路装置の製造方法。