JP2005260197A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】一つの電圧発生及び制御回路だけが必要で自己整合方式のソース/ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができる半導体素子及びその製造方法を提供する。
【解決手段】SIS構造を有する一つのセルトランジスタとSONOS構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する2bitセルトランジスタに形成する。
【選択図】図2

Description

本発明はトランジスタ及びその製造方法に関し、特にSIS(Silicon-Insulator-Silicon)構造を有する一つのセルトランジスタとSONOS(Silicon-Oxide-Nitride-Oxide-Silicon)構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する2bitセルトランジスタに形成することにより、一つの電圧発生及び制御回路のみ必要であり、自己整合方式のソース/ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができる半導体素子及びその製造方法に関する。
従来のEEPROM(Electrically Erasable Programmable Read Only Memory)型のフローティングゲートフラッシュメモリはトンネル酸化物垂直スタックと、前記のトンネル酸化物上の第1のポリシリコン層と、前記第1のポリシリコン層上のONO(酸化物−窒化物−酸化物)層間誘電体と、そして前記ONO層間誘電体上の第2のポリシリコン層からなることを特徴とするメモリセルを採択する。
一般に、フラッシュメモリセルはドレイン領域の近傍のチャンネル部のような基板の一部分から浮遊ゲートにホット電子注入を誘導してプログラミングされる。電子注入は浮遊ゲートに陰の電荷を運ぶ。注入メカニズムはソース領域とバルク基板の部分を接地し、比較的に高い量の電圧を制御電極に印加して電子誘引フィールドを生成し、適切な大きさの量の電圧をドレイン領域に印加し、「ホット」(高エネルギー)電子を発生させるようにして誘導できる。十分な陰の電荷を浮遊ゲートに蓄積した後、浮遊ゲートの陰の電位が電界效果トランジスタ(FET)の臨界電圧を高め、後続読出しモードの間にチャンネル領域を介した電流の流れを抑制する。読出し電流の大きさは、フラッシュメモリセルのプログラミングの可否を決める。フラッシュメモリセルの浮遊ゲートを放電する作用は消去機能と呼ばれる。典型的に、消去機能は浮遊ゲートとトランジスタのソース領域の間で(ソース消去またはネガチブゲート消去)、または浮遊ゲートと基板の間で(チャンネル消去)ファウラー・ノルダイム(Fowler-Nordheim)トンネリングメカニズムにより行われる。ソース消去作用は高い量の電圧をソース領域に提供し、0Vを制御ゲートと基板に提供するとともに各メモリセルのドレインをフローティングさせることにより誘導される。
次に、SONOS(シリコン酸化物窒化物酸化物シリコン)タイプメモリディバイスが紹介されている。SONOS型フラッシュメモリセルは電荷トラッピング非導電誘電体層、すなわち典型的に二つのシリコン酸化物層の間に挟まれたシリコン窒化物層(絶縁層)を含んで構成される。非導電誘電体層は電気的電荷トラッピング媒体として機能する。導電ゲート層は上部シリコン酸化物層上に位置する。前記の電気的電荷は局所的にドレインに用いられる部分の近傍でトラッピングされるため、このような構造は2−トランジスタセル、すなわちセル当り2bitsを格納することができる。 もし多重レベルが用いられれば、セル当り4bits以上を得ることができる。多重ビットセルは、SONOS型メモリディバイスが直接回路チップ上に保持/処理される情報の量を増加させることを容易にするとの点で他のもの等より利点を有することができるようにする。
図1は、従来の技術に係る半導体素子の断面図である。
図1に示されているように、従来の技術に係るSONOSセルトランジスタは半導体基板10上に形成されたゲート酸化膜12、その上部に形成されたワードラインゲート電極14、ワードラインゲート電極14の側壁とゲート電極14の両側の半導体基板10上に形成された酸化膜16と窒化膜18及び酸化膜20の積層構造である層間誘電体膜、前記の層間誘電体膜上に形成された制御ゲート電極22及び制御ゲート電極22の両側の活性領域10に形成されたソース/ドレイン領域24で構成されている。
前記のトランジスタは制御トランジスタ、ワードライントランジスタ、制御トランジスタの三つのトランジスタが両端にあるソース/ドレイン領域の間で直列に連結されている構造である。制御ゲートの下のONO絶縁膜にトラップされた電荷により制御トランジスタの閾電圧が変わることになり、三つの直列連結されたトランジスタの閾電圧が変わることになる。従って、それぞれの制御トランジスタのONOゲート絶縁膜内の窒化膜内に電子がある場合とない場合をそれぞれ「0」と「1」(または 「1」と「0」)の状態とすれば、前記のトランジスタ構造は二つの「0」と「1」が格納できる2bitセルトランジスタである。
表1は従来の技術に係るトランジスタの動作を示す表である。
Figure 2005260197
表1に示されているように、プログラム状態では制御ゲートとソース/ドレイン領域に高電圧が印加されなければならないことが分かる。
前記のような従来の技術に係るトランジスタでは制御トランジスタ、ワードライントランジスタ、制御トランジスタの三つのトランジスタを用いて2bitデータを格納することができ、制御ゲートとワードラインゲートには別の電圧が印加される。従って、制御回路とワードラインゲートに加える電圧発生、及び制御回路以外に制御ゲートに加える電圧発生及び制御回路が別に必要であり、チップの面積が増加するという問題点がある。
さらに、制御ゲートをワードラインゲートの側面に形成するため、トランジスタのソース及びドレイン領域のコンタクトと制御ゲートが自己整合されないので、ソース/ドレインコンタクトと制御ゲートとの誤整合による短絡現象を防止するため一定の間隔以上離隔するように配置しなければならない。これにより全体のセル面積が増加するという問題点もある。
本発明は前記のような問題点を解決するためのものであり、SIS構造を有する一つのセルトランジスタとSONOS構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する2bitセルトランジスタに形成することにより、一つの電圧発生及び制御回路だけが必要で自己整合方式のソース/ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができる半導体素子及びその製造方法を提供することに目的がある。
本発明に係る半導体素子は、半導体基板上に備えられたゲート酸化膜パターンと、前記ゲート酸化膜上に備えられ、前記ゲート酸化膜パターンの幅より広いゲート電極と窒化膜パターンの積層構造と、前記ゲート電極の側壁、下部面及び半導体基板の表面に備えられた酸化膜パターンと、前記ゲート電極の下部面と前記の半導体基板表面の間の空間を埋め込むよう前記積層構造の側壁に備えられた絶縁膜スペーサ、及び前記ゲート電極の両側の半導体基板に形成されたソース/ドレイン領域を含むことを特徴とする。
本発明に係る半導体素子の製造方法は、半導体基板上にゲート酸化膜、ゲート電極用ポリシリコン層及び窒化膜を順次形成する段階と、ゲートマスクを用いたパターニング工程を介して前記窒化膜及びゲート電極用ポリシリコン層を食刻して窒化膜パターンとゲート電極の積層構造を形成する段階と、熱酸化工程を行って前記ゲート電極の側壁とゲート酸化膜上に第1の熱酸化膜を形成し、前記ゲート電極の側壁から所定深さの下部面まで酸化させる段階と、前記窒化膜パターンをマスクとしてイオン注入を行って前記ゲート電極の両側の半導体基板にソース/ドレイン領域を形成する段階と、少なくとも前記ゲート電極の一側の前記第1の熱酸化膜及び前記第1の熱酸化膜の下部のゲート酸化膜を取り除いてゲート電極の側壁及び下部面と半導体基板を露出させる段階と、前記露出されたゲート電極の側壁及び下部面と半導体基板上に第2の熱酸化膜を形成する段階、及び前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む絶縁膜スペーサを前記積層構造の側壁に形成する段階を含むことを特徴とする。
本発明に係る半導体素子及びその製造方法は、SIS構造を有する一つのセルトランジスタとSONOS構造を有する二つのセルトランジスタを一つの共通したゲート電極を有する2bitセルトランジスタに形成することにより、一つの電圧発生及び制御回路だけが必要で自己整合方式のソース/ドレイン領域の形成が可能であり、セル面積及びチップ面積が縮小して工程収率及び素子の信頼性を向上させることができるという効果がある。
以下、本発明に係る半導体素子を図面を参照して詳しく説明する。
図2は、本発明に係る半導体素子の断面図である。
図2に示されているように、前記の半導体素子は半導体基板40上に備えられたゲート酸化膜42と、ゲート酸化膜42上に備えられたゲート電極50と窒化膜48の積層構造を含む。ここで、ゲート電極50と窒化膜48の積層構造はゲート酸化膜42の幅より広く形成される。 さらに、ゲート電極40の側壁、下部面及び半導体基板40の表面に形成された酸化膜パターン44を含む。ゲート電極50と窒化膜48の積層構造の側壁に備えられた窒化膜スペーサ54は、ゲート電極50の下部面と半導体基板40表面の間の空間を埋め込む。さらに、前記の半導体素子はゲート電極50の両側の半導体基板にはソース/ドレイン領域52を備えている。
前記の半導体素子は、中央部に半導体基板40−ゲート酸化膜42−ゲート電極50の構造からなるワードライントランジスタと、その両側に半導体基板40−酸化膜44−窒化膜46−酸化膜44−ゲート電極50の構造からなる二つの制御トランジスタで構成される。前記の三つのトランジスタは、その両側のソース及びドレイン領域52と直列に連結されている。
それぞれのONO絶縁膜内の窒化膜内に電子がある場合とない場合をそれぞれ「0」と「1」(または「1」と「0」)の状態とすれば、前記半導体素子の構造は二つの「0」と「1」を格納することができるシングルゲート2bitセルトランジスタである。
表2は、本発明に係る半導体素子の動作を示す表である。
Figure 2005260197
表2に示されているように、制御ゲート用電圧発生及び制御回路が求められず、ワードラインゲート用電圧発生及び制御回路を介し制御ゲートに電圧を印加することができるのが分かる。
本発明に係る半導体素子はONOゲート絶縁膜、ゲート酸化膜、ONOゲート絶縁膜上に一つのワードラインゲートが存在するので、ゲート用電圧発生及び制御回路が一つだけ必要なので、従来の技術よりチップの面積を減少させることができるという利点がある。さらに、単一ゲート電極を用いるため、ゲート電極の側壁にCVD窒化膜またはCVD酸化膜からなる絶縁膜を形成するのが容易であるため、ゲート電極とソース/ドレインコンタクトとゲート電極の間にゲート側壁絶縁膜を用いた自己整合が可能である。従って、ソース/ドレインコンタクトとゲート電極との間に別途の間隔を要しないため、セルの面積を小さくすることができるという利点がある。
以下、本発明に係る半導体素子の製造方法を図面を参照して詳しく説明する。
図3〜図7は、本発明の第1の実施の形態に係る半導体素子の形成工程図である。
図3に示されているように、半導体基板100上にゲート酸化膜110、ゲート電極用ポリシリコン層120及びハードマスク層130を順次形成する。ここで、ハードマスク層130は窒化膜で形成するのが好ましい。
図4に示されているように、ゲートマスク(図示省略)を用いたパターニング工程でハードマスク層130及びゲート電極用ポリシリコン層120を食刻し、ハードマスク層パターン135及びゲート電極125を形成する。
次に、熱酸化工程を行ってゲート電極125の側壁とゲート酸化膜110上に第1の熱酸化膜140を成長するが、ゲート電極125の側壁から所定深さの下部面まで酸化させる。
ここで、第1の熱酸化膜140がゲート電極125の下部面に延長される長さは5〜100nmであるのが好ましい。
その後、ハードマスク層パターン135をマスクとしてイオン注入を行い、ゲート電極125の両側の半導体基板100にソース/ドレイン領域200を形成する。
図5に示されているように、湿式食刻工程を行い第1の熱酸化膜140及び第1の熱酸化膜140の下部のゲート酸化膜110を取り除いてゲート酸化膜パターン115を形成する。即ち、第1の熱酸化膜140のゲート電極125の下部面に延長される部分の下部のゲート酸化膜110まで取り除いてゲート酸化膜パターン115を形成する。ここでは発明の一つの実施の形態として、ゲート電極125の下部両側のゲート酸化膜110を取り除く。
図6に示されているように、ゲート電極125の側壁及び下部面と半導体基板100上に第2の熱酸化膜150を形成する。
図7に示されているように、ゲート電極125の下部面と半導体基板100の間の空間を含む前記構造の全表面に絶縁膜(図示省略)を蒸着した後エッチバックして絶縁膜スペーサ160を形成する。ここで、絶縁膜スペーサ160はゲート電極125の下部面と半導体基板100の間の空間を少なくとも埋め込む窒化膜を前記構造の全表面に形成した後エッチバックして形成するか、前記の空間を少なくとも埋め込む窒化膜を前記構造の全表面に形成し、その上部に酸化膜を形成した後エッチバックして二重スペーサの構造に形成することができる。さらに、絶縁膜スペーサ160は前記の空間を少なくとも埋め込む第1の窒化膜を前記構造の全表面に形成し、前記の空間を除いた部分の前記第1の窒化膜を取り除いた後、全体表面の上部に酸化膜と第2の窒化膜を順次形成してからエッチバックして二重スペーサの構造に形成することができる。絶縁膜スペーサ160は前記の空間を少なくとも埋め込むNO膜、Al23膜またはHfO2膜を形成してエッチバックし、第1のスペーサを形成した後窒化膜を形成してエッチバックし、第2のスペーサを形成することにより二重スペーサの構造に形成することができる。
本発明に係る半導体素子の製造方法はONOゲート絶縁膜、ゲート酸化膜、ONOゲート絶縁膜上に一つの共通したワードラインゲートが存在するため、ゲート用電圧発生及び制御回路が一つだけ必要なので、従来の技術よりチップの面積を減少させることができるという利点がある。さらに、単一ゲート電極を用いるため、ゲート電極の側面にCVD窒化膜またはCVD酸化膜からなるゲート側面に絶縁膜を形成するのが容易であるので、ゲート電極とソース/ドレインコンタクトとゲート電極の間にゲート側面絶縁膜を用いた自己整合が可能である。従って、ソース/ドレインコンタクトとゲート電極の間に別途の間隔を要しないため、セルの面積を小さくすることができるという利点がある。
図8及び図9は、本発明の第2の実施の形態に係る半導体素子の形成工程図である。
先ず、本発明の第1の実施の形態に係る図3及び図4の工程を進める。
図8に示されているように、湿式食刻工程を行いゲート電極125の一側の第1の熱酸化膜140及び第1の熱酸化膜140の下部のゲート酸化膜110を取り除いてゲート酸化膜パターン115を形成する。即ち、ゲート電極125一側の第1の熱酸化膜140のゲート電極125の下部面に延長される部分の下部のゲート酸化膜110まで取り除いてゲート酸化膜パターン115を形成する。
図9に示されているように、露出されたゲート電極125の側壁及び下部面と半導体基板100上に第2の熱酸化膜150を形成する。ここで、取り除かれない第1の熱酸化膜140の表面に追加的な酸化膜が形成され厚さが厚くなることもある。
次には、ゲート電極125の下部面と半導体基板100の間の空間を含む前記構造の全表面に窒化膜(図示省略)を蒸着した後、エッチバックして窒化膜スペーサ160を形成する。
本発明の第2の実施の形態に係る半導体素子は、ワードラインゲート電極とその一側に制御ゲートを備えたトランジスタを備えている。このトランジスタ構造は一つの「0」と「1」(または「1」と「0」)を格納することができるシングルゲート1bit cellトランジスタである。
従来の技術に係るトランジスタの断面図である。 本発明に係るトランジスタの断面図である。 本発明に係るトランジスタの形成工程図である。 本発明に係るトランジスタの形成工程図である。 本発明に係るトランジスタの形成工程図である。 本発明に係るトランジスタの形成工程図である。 本発明に係るトランジスタの形成工程図である。 本発明の他の実施の形態に係るトランジスタの断面図である。 本発明の他の実施の形態に係るトランジスタの断面図である。
符号の説明
10、40、60 活性領域
12、42、61 ゲート酸化膜
14、22、50、64 ゲート電極
16、20、44、67、70 酸化膜
18、46、48、65、72 窒化膜
24、52、68 ソース/ドレイン領域
62 ゲート酸化膜
63 ポリシリコン層
66 窒化膜パターン

Claims (6)

  1. 半導体基板上に備えられたゲート酸化膜パターン、
    前記ゲート酸化膜上に備えられ、前記ゲート酸化膜パターンの幅より広いゲート電極と窒化膜パターンの積層構造、
    前記ゲート電極の側壁、下部面及び半導体基板の表面に備えられた酸化膜パターン、
    前記ゲート電極の下部面と前記半導体基板の表面との間の空間を埋め込むよう前記積層構造の側壁に備えられた絶縁膜スペーサ、及び
    前記ゲート電極の両側の半導体基板に形成されたソース/ドレイン領域
    を含むことを特徴とする半導体素子。
  2. 半導体基板上にゲート酸化膜、ゲート電極用ポリシリコン層及びハードマスク層を順次形成する段階、
    ゲートマスクを用いたパターニング工程を介して前記窒化膜及びゲート電極用ポリシリコン層を食刻し、ゲート電極とハードマスク層パターンの積層構造を形成する段階、
    熱酸化工程を行って前記ゲート電極の側壁とゲート酸化膜上に第1の熱酸化膜を形成し、前記ゲート電極の側壁から所定の深さの下部面まで酸化させる段階、
    前記窒化膜パターンをマスクとしてイオン注入を行い、前記ゲート電極の両側の半導体基板にソース/ドレイン領域を形成する段階、
    少なくとも前記ゲート電極の一側の前記第1の熱酸化膜及び前記第1の熱酸化膜の下部のゲート酸化膜を取り除き、ゲート電極の側壁及び下部面と半導体基板を露出させる段階、
    前記露出されたゲート電極の側壁及び下部面と半導体基板上に第2の熱酸化膜を形成する段階、及び
    前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む絶縁膜スペーサを前記積層構造の側壁に形成する段階
    を含むことを特徴とする半導体素子の製造方法。
  3. 前記所定深さは5〜100nmであることを特徴とする請求項2に記載の半導体素子の製造方法。
  4. 前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
    全体表面の上部に前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む窒化膜を形成する段階、
    前記窒化膜上に酸化膜を形成する段階、及び
    前記酸化膜及び窒化膜をエッチバックし、前記絶縁膜スペーサを形成する段階
    を含むことを特徴とする請求項2に記載の半導体素子の製造方法。
  5. 前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
    前記ゲート電極の下部面と前記半導体基板表面の間の空間を埋め込む第1の窒化膜を形成する段階、
    全体表面の上部に酸化膜及び第2の窒化膜を順次形成する段階、及び
    前記第2の窒化膜及び酸化膜をエッチバックし、前記絶縁膜スペーサを形成する段階、
    を含むことを特徴とする請求項2に記載の半導体素子の製造方法。
  6. 前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
    窒化酸化膜、Al23膜及びHfO2膜のいずれかを用いて前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む第1のスペーサを形成する段階、及び
    前記第1のスペーサの上部に窒化膜を用いて第2のスペーサを形成する段階
    を含むことを特徴とする請求項2に記載の半導体素子の製造方法。
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