JP2005260197A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【解決手段】SIS構造を有する一つのセルトランジスタとSONOS構造を有する二つのセルトランジスタを、一つの共通したゲート電極を有する2bitセルトランジスタに形成する。
【選択図】図2
Description
図1に示されているように、従来の技術に係るSONOSセルトランジスタは半導体基板10上に形成されたゲート酸化膜12、その上部に形成されたワードラインゲート電極14、ワードラインゲート電極14の側壁とゲート電極14の両側の半導体基板10上に形成された酸化膜16と窒化膜18及び酸化膜20の積層構造である層間誘電体膜、前記の層間誘電体膜上に形成された制御ゲート電極22及び制御ゲート電極22の両側の活性領域10に形成されたソース/ドレイン領域24で構成されている。
前記のような従来の技術に係るトランジスタでは制御トランジスタ、ワードライントランジスタ、制御トランジスタの三つのトランジスタを用いて2bitデータを格納することができ、制御ゲートとワードラインゲートには別の電圧が印加される。従って、制御回路とワードラインゲートに加える電圧発生、及び制御回路以外に制御ゲートに加える電圧発生及び制御回路が別に必要であり、チップの面積が増加するという問題点がある。
さらに、制御ゲートをワードラインゲートの側面に形成するため、トランジスタのソース及びドレイン領域のコンタクトと制御ゲートが自己整合されないので、ソース/ドレインコンタクトと制御ゲートとの誤整合による短絡現象を防止するため一定の間隔以上離隔するように配置しなければならない。これにより全体のセル面積が増加するという問題点もある。
図2は、本発明に係る半導体素子の断面図である。
図2に示されているように、前記の半導体素子は半導体基板40上に備えられたゲート酸化膜42と、ゲート酸化膜42上に備えられたゲート電極50と窒化膜48の積層構造を含む。ここで、ゲート電極50と窒化膜48の積層構造はゲート酸化膜42の幅より広く形成される。 さらに、ゲート電極40の側壁、下部面及び半導体基板40の表面に形成された酸化膜パターン44を含む。ゲート電極50と窒化膜48の積層構造の側壁に備えられた窒化膜スペーサ54は、ゲート電極50の下部面と半導体基板40表面の間の空間を埋め込む。さらに、前記の半導体素子はゲート電極50の両側の半導体基板にはソース/ドレイン領域52を備えている。
それぞれのONO絶縁膜内の窒化膜内に電子がある場合とない場合をそれぞれ「0」と「1」(または「1」と「0」)の状態とすれば、前記半導体素子の構造は二つの「0」と「1」を格納することができるシングルゲート2bitセルトランジスタである。
本発明に係る半導体素子はONOゲート絶縁膜、ゲート酸化膜、ONOゲート絶縁膜上に一つのワードラインゲートが存在するので、ゲート用電圧発生及び制御回路が一つだけ必要なので、従来の技術よりチップの面積を減少させることができるという利点がある。さらに、単一ゲート電極を用いるため、ゲート電極の側壁にCVD窒化膜またはCVD酸化膜からなる絶縁膜を形成するのが容易であるため、ゲート電極とソース/ドレインコンタクトとゲート電極の間にゲート側壁絶縁膜を用いた自己整合が可能である。従って、ソース/ドレインコンタクトとゲート電極との間に別途の間隔を要しないため、セルの面積を小さくすることができるという利点がある。
図3〜図7は、本発明の第1の実施の形態に係る半導体素子の形成工程図である。
図3に示されているように、半導体基板100上にゲート酸化膜110、ゲート電極用ポリシリコン層120及びハードマスク層130を順次形成する。ここで、ハードマスク層130は窒化膜で形成するのが好ましい。
図4に示されているように、ゲートマスク(図示省略)を用いたパターニング工程でハードマスク層130及びゲート電極用ポリシリコン層120を食刻し、ハードマスク層パターン135及びゲート電極125を形成する。
次に、熱酸化工程を行ってゲート電極125の側壁とゲート酸化膜110上に第1の熱酸化膜140を成長するが、ゲート電極125の側壁から所定深さの下部面まで酸化させる。
ここで、第1の熱酸化膜140がゲート電極125の下部面に延長される長さは5〜100nmであるのが好ましい。
図5に示されているように、湿式食刻工程を行い第1の熱酸化膜140及び第1の熱酸化膜140の下部のゲート酸化膜110を取り除いてゲート酸化膜パターン115を形成する。即ち、第1の熱酸化膜140のゲート電極125の下部面に延長される部分の下部のゲート酸化膜110まで取り除いてゲート酸化膜パターン115を形成する。ここでは発明の一つの実施の形態として、ゲート電極125の下部両側のゲート酸化膜110を取り除く。
図7に示されているように、ゲート電極125の下部面と半導体基板100の間の空間を含む前記構造の全表面に絶縁膜(図示省略)を蒸着した後エッチバックして絶縁膜スペーサ160を形成する。ここで、絶縁膜スペーサ160はゲート電極125の下部面と半導体基板100の間の空間を少なくとも埋め込む窒化膜を前記構造の全表面に形成した後エッチバックして形成するか、前記の空間を少なくとも埋め込む窒化膜を前記構造の全表面に形成し、その上部に酸化膜を形成した後エッチバックして二重スペーサの構造に形成することができる。さらに、絶縁膜スペーサ160は前記の空間を少なくとも埋め込む第1の窒化膜を前記構造の全表面に形成し、前記の空間を除いた部分の前記第1の窒化膜を取り除いた後、全体表面の上部に酸化膜と第2の窒化膜を順次形成してからエッチバックして二重スペーサの構造に形成することができる。絶縁膜スペーサ160は前記の空間を少なくとも埋め込むNO膜、Al2O3膜またはHfO2膜を形成してエッチバックし、第1のスペーサを形成した後窒化膜を形成してエッチバックし、第2のスペーサを形成することにより二重スペーサの構造に形成することができる。
先ず、本発明の第1の実施の形態に係る図3及び図4の工程を進める。
図8に示されているように、湿式食刻工程を行いゲート電極125の一側の第1の熱酸化膜140及び第1の熱酸化膜140の下部のゲート酸化膜110を取り除いてゲート酸化膜パターン115を形成する。即ち、ゲート電極125一側の第1の熱酸化膜140のゲート電極125の下部面に延長される部分の下部のゲート酸化膜110まで取り除いてゲート酸化膜パターン115を形成する。
次には、ゲート電極125の下部面と半導体基板100の間の空間を含む前記構造の全表面に窒化膜(図示省略)を蒸着した後、エッチバックして窒化膜スペーサ160を形成する。
本発明の第2の実施の形態に係る半導体素子は、ワードラインゲート電極とその一側に制御ゲートを備えたトランジスタを備えている。このトランジスタ構造は一つの「0」と「1」(または「1」と「0」)を格納することができるシングルゲート1bit cellトランジスタである。
12、42、61 ゲート酸化膜
14、22、50、64 ゲート電極
16、20、44、67、70 酸化膜
18、46、48、65、72 窒化膜
24、52、68 ソース/ドレイン領域
62 ゲート酸化膜
63 ポリシリコン層
66 窒化膜パターン
Claims (6)
- 半導体基板上に備えられたゲート酸化膜パターン、
前記ゲート酸化膜上に備えられ、前記ゲート酸化膜パターンの幅より広いゲート電極と窒化膜パターンの積層構造、
前記ゲート電極の側壁、下部面及び半導体基板の表面に備えられた酸化膜パターン、
前記ゲート電極の下部面と前記半導体基板の表面との間の空間を埋め込むよう前記積層構造の側壁に備えられた絶縁膜スペーサ、及び
前記ゲート電極の両側の半導体基板に形成されたソース/ドレイン領域
を含むことを特徴とする半導体素子。 - 半導体基板上にゲート酸化膜、ゲート電極用ポリシリコン層及びハードマスク層を順次形成する段階、
ゲートマスクを用いたパターニング工程を介して前記窒化膜及びゲート電極用ポリシリコン層を食刻し、ゲート電極とハードマスク層パターンの積層構造を形成する段階、
熱酸化工程を行って前記ゲート電極の側壁とゲート酸化膜上に第1の熱酸化膜を形成し、前記ゲート電極の側壁から所定の深さの下部面まで酸化させる段階、
前記窒化膜パターンをマスクとしてイオン注入を行い、前記ゲート電極の両側の半導体基板にソース/ドレイン領域を形成する段階、
少なくとも前記ゲート電極の一側の前記第1の熱酸化膜及び前記第1の熱酸化膜の下部のゲート酸化膜を取り除き、ゲート電極の側壁及び下部面と半導体基板を露出させる段階、
前記露出されたゲート電極の側壁及び下部面と半導体基板上に第2の熱酸化膜を形成する段階、及び
前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む絶縁膜スペーサを前記積層構造の側壁に形成する段階
を含むことを特徴とする半導体素子の製造方法。 - 前記所定深さは5〜100nmであることを特徴とする請求項2に記載の半導体素子の製造方法。
- 前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
全体表面の上部に前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む窒化膜を形成する段階、
前記窒化膜上に酸化膜を形成する段階、及び
前記酸化膜及び窒化膜をエッチバックし、前記絶縁膜スペーサを形成する段階
を含むことを特徴とする請求項2に記載の半導体素子の製造方法。 - 前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
前記ゲート電極の下部面と前記半導体基板表面の間の空間を埋め込む第1の窒化膜を形成する段階、
全体表面の上部に酸化膜及び第2の窒化膜を順次形成する段階、及び
前記第2の窒化膜及び酸化膜をエッチバックし、前記絶縁膜スペーサを形成する段階、
を含むことを特徴とする請求項2に記載の半導体素子の製造方法。 - 前記絶縁膜スペーサを前記積層構造の側壁に形成する段階は
窒化酸化膜、Al2O3膜及びHfO2膜のいずれかを用いて前記ゲート電極の下部面と半導体基板の間の空間を少なくとも埋め込む第1のスペーサを形成する段階、及び
前記第1のスペーサの上部に窒化膜を用いて第2のスペーサを形成する段階
を含むことを特徴とする請求項2に記載の半導体素子の製造方法。
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