JP5252169B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特には、書き換え可能なトラップ型の不揮発性半導体装置に関する。

０．１３μｍ世代までのＦＬＡＳＨメモリの微細化技術においては、Ｆｌｏａｔｉｎｇ Ｇａｔｅ（ＦＧ）型を用いたセル面積縮小や絶縁膜の薄膜化が主流であった。ところが、９０ｎｍ世代以降では、保持特性確保の観点から絶縁膜の薄膜化が困難になったため、電荷捕獲層に絶縁膜中のトラップを利用するトラップ型メモリが注目されるようになった。トラップ型メモリは、ＦＧ型メモリと比べて、トンネル酸化膜の薄膜化を含めた酸化膜換算膜厚の低減が可能であり、デバイス構造がＦＧ型と比較して単純であるなどの優位性を持つ。また、電荷の局所性を利用することにより、１セルあたり２ビット以上の書き込み状態を実現することが可能であり、１ビットあたりのセル面積縮小にも有利である。

図１２は、従来の半導体装置（トラップ型メモリ）の上面図を示している。図１２に示すように、トラップ型メモリにおいては、半導体層１の所定の領域に素子分離領域６が配置されることで、活性領域（ソース／ドレイン領域２、３）が限定されている。そして、前記活性領域を複数のゲート電極４が横切っており、前記ゲート電極４と前記活性領域の間には、電荷トラップを含む絶縁膜５が介されている。図１３は、図１２のＩ−Ｉ’に沿って切断された従来のトラップ型メモリの断面図である。半導体層１はシリコン基板であり、該半導体層１の活性領域上には、トラップを含む絶縁膜５を介してゲート電極４が形成されており、さらに前記ゲート電極４を挟み込むように第１の拡散層２および第２の拡散層３（ソース／ドレイン領域）が半導体層１に形成されている。

図１４は、図１２のＩ―Ｉ’に沿って切断された従来構造のトラップ型メモリの製造方法を示している。まず、図１４（ａ）に示すように、半導体層（シリコン基板）１の活性領域上にトラップを含む絶縁膜５およびゲート導電体４を順次積層する。その後、図１４（ｂ）に示すように、パターニングされた第１のフォトレジスト層１３を前記ゲート導電体上に形成し、これをマスクとしてゲート導電体４をドライエッチングして、ゲート電極４、さらに、露出したトラップを含む絶縁膜５をエッチング除去する。エッチング後、パターニングされたフォトレジスト層１３を剥離する。次に、図１４（ｃ）に示すようにゲート電極４をマスクとしてイオン注入を行い、第１の拡散層２と第２の拡散層３を、ゲート電極１と自己整合的に形成する。以上のようにして、従来構造のトラップ型メモリを形成することができる。

次に、トラップ型メモリの動作方法について、図１５を用いて説明する。トラップ型メモリの書き込み動作は、図１５（ａ）に示すように第１の拡散層２をソースとし、第２の拡散層３をドレインとし、ゲート電極４と第２の拡散層３に正の高電圧を印加することで、第１の拡散層２から第２の拡散層３に向かって電子電流を流し、第２の拡散層３付近にＣｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ（ＣＨＥ）を発生させ、トラップを含む絶縁膜５に電子を注入および蓄積させることで行われる。読み出し時は、第１の拡散層２をドレインとし、第２の拡散層３をソースとし、ゲート電極４と第１の拡散層２に正の電圧を与える。トラップを含む絶縁膜５が書き込み状態の場合、図１５（ｂ）に示すように、第２の拡散層３（ソース）付近のトラップを含む絶縁膜５中に電子が蓄積されているため、ゲート電極４に正電圧を印加しても反転層が形成されにくく、よって、第２の拡散層３から第１の拡散層２に向かって電子電流が流れにくくなる。消去状態の場合、図１５（ｃ）に示すように第２の拡散層３から第１の拡散層２に向かって電子は流れやすい。そのため、読み出し時のゲート電極印加電圧を適切な値に設定しておけば、ソース・ドレイン間電流をモニタすることで、トラップを含む絶縁膜が書き込み状態か消去状態かを区別することができる。一方、消去動作は、図１５（ｄ）に示すように、第２の拡散層３に正電圧を印加し、ゲート電極４に負電圧を印加することで、基板１と第２の拡散層３との間にＢａｎｄ Ｔｏ Ｂａｎｄ（ＢＴＢ）ホットホールを発生させ、ホールをトラップを含む絶縁膜５に注入することで、蓄積電子を中和し消去状態に戻す。
４３ｒｄ Ａｎｎｕａｌ ２００５ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｒｅｌｉａｂｉｌｉｔｙ Ｐｈｙｓｉｃｓ Ｓｙｍｐｏｓｉｕｍ、Ｐｒｏｃｅｅｄｉｎｇｓ、ｐｐ．１７５−１８０、２００５

ところが、前記従来構造の半導体装置（トラップ型メモリ）を用いた場合、書き込み／消去サイクルを繰り返すことで、書き込み状態の高温保持特性が劣化してしまうことが、非特許文献１で報告されている。書き込み状態の高温保持特性の劣化は、蓄積電子分布と消去用のホール注入分布が一致していないことに起因している。すなわち、書き込み／消去サイクルを繰り返すうちに、図１６（ａ）に示すように、書き込み状態においても注入分布のミスマッチによるホールの蓄積量が増し、ミスマッチホールを含む書き込み状態において、熱ストレスが与えられた場合、図１６（ｂ）に示すように、ミスマッチホールの拡散によって蓄積電子が中和され、よって、蓄積電子が低減してしまう。蓄積電子量が低減することで、図１６（ｃ）に示すように書き込み状態でも電子が流れやすくなってしまい、消去状態と誤認識してしまう。

本発明は、以上のような従来構造における問題点に鑑みてなされたものであり、トラップ型メモリにおいて、書き込み状態の保持特性が優れた高信頼の半導体装置を提供することを目的とする。

本発明は、チャネル領域および該チャネル領域を挟むようにして形成された第１の拡散層と第２の拡散層を有する半導体層と、該半導体層上に該チャネル領域と接して形成された電荷トラップを含む絶縁膜と、該絶縁膜上に形成されたゲート電極と、から少なくとも構成される半導体装置であって、該半導体層に比べて熱伝導率の低い層（低熱伝導層）が、該半導体層の内部に、該絶縁膜の該半導体層との接面の一部のみと重なるように形成され、該熱伝導率の低い層は、該電荷トラップを含む絶縁膜と接し、チャネルを形成し該電荷トラップに電荷を注入する半導体からなることを特徴とする。前記ゲート電極と前記第１および第２の拡散層と前記絶縁膜が延在している方向を、第１の方向とするとき、該ゲート電極と該第１および第２の拡散層と該絶縁膜は、該第１の方向と直交する第２の方向に複数並列して形成されており、および、前記半導体層の内部には、複数の素子分離層が、前記絶縁膜と接するように、該第２の方向に延在しており、かつ該第１の方向に複数並列して形成されていることを特徴とする。前記電荷トラップを含む絶縁膜は、チャネル領域側から第１、第２、第３の層、または第１、第２の層からなり、該第１の層および該第３の層は、酸化シリコンまたは酸窒化シリコンであり、該第２の層は、窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする。

また、本発明は、チャネル領域および該チャネル領域を挟むようにして形成された第１の拡散層と第２の拡散層を有する半導体層と、該半導体層上に該チャネル領域と接して形成された電荷トラップを含む絶縁膜と、該絶縁膜上に形成されたゲート電極と、から少なくとも構成される半導体装置において、該絶縁膜は、電荷トラップを含まない第１の絶縁領域と、電荷トラップを含む第２の絶縁領域と、を有し、該半導体層に比べて熱伝導率の低い層（低熱伝導層）が、該半導体層の内部に、該第２の絶縁領域の該半導体層との接面の一部もしくは全てと重なり、かつ該第１の絶縁領域の該半導体層との接面とは一部のみと重なるもしくは全てと重ならないように形成され、該熱伝導率の低い層は、少なくとも該電荷トラップを含む第２の絶縁領域の一部と接し、チャネルを形成し該電荷トラップに電荷を注入する半導体からなることを特徴とする。また、前記ゲート電極と前記第１および第２の拡散層と前記第１および第２の絶縁膜が延在している方向を、第１の方向とするとき、該ゲート電極と該第１および第２の拡散層と該第１および第２の絶縁膜は、該第１の方向と直交する第２の方向に複数並列して形成されており、および、前記半導体層の内部には、複数の素子分離層が、前記絶縁膜と接するように、該第２の方向に延在しており、かつ該第１の方向に複数並列して形成されていることを特徴とする。

さらに、本発明は、チャネル領域および該チャネル領域を挟むようにして形成された第１の拡散層と第２の拡散層を有する半導体層と、該半導体層上に該チャネル領域と接して形成された電荷トラップを含む絶縁膜と、該絶縁膜上に形成されたゲート電極と、から少なくとも構成される半導体装置において、該絶縁膜は、電荷トラップを含まない第１の絶縁領域と、電荷トラップを含む第２の絶縁領域と、を有し、該絶縁膜およびその上に形成された該ゲート電極は、該半導体層と直交する方向に設けられたゲート間絶縁膜によって分割されており、該半導体層に比べて熱伝導率の低い層（低熱伝導層）が、該半導体層の内部に、該第２の絶縁領域の該半導体層との接面の一部もしくは全てと重なり、かつ該第１の絶縁領域の該半導体層との接面とは一部のみと重なるもしくは全てと重ならないように形成され、該熱伝導率の低い層は、少なくとも該電荷トラップを含む第２の絶縁領域の一部と接し、チャネルを形成し該電荷トラップに電荷を注入する半導体からなることを特徴とする。また、前記ゲート間絶縁膜は、複数設けられていることを特徴とする。また、前記ゲート電極と前記第１および第２の拡散層と前記第１および第２の絶縁膜と前記ゲート間絶縁膜が延在している方向を、第１の方向とするとき、該ゲート電極と該第１および第２の拡散層と該第１および第２の絶縁膜と該ゲート間絶縁膜は、該第１の方向と直交する第２の方向に複数並列して形成されており、および、前記半導体層の内部には、複数の素子分離層が、前記絶縁膜と接するように、該第２の方向に延在しており、かつ該第１の方向に複数並列して形成されていることを特徴とする。

また、本発明の半導体装置において、前記第１の絶縁領域は、酸化シリコンもしくは酸窒化シリコンからなり、前記第２の絶縁領域は、チャネル領域側から第１、第２、第３の層、または第１、第２の層からなり、該第１の層および該第３の層は、酸化シリコンまたは酸窒化シリコンであり、該第２の層は、窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする。

さらに、前記低熱伝導層と前記第１の拡散層領域との距離は、該低熱伝導層と前記第２の拡散層領域との距離よりも長いことを特徴とする。また、前記半導体層は、シリコン基板であることを特徴とする。また、前記低熱伝導層は、シリコン酸化膜層とその上のシリコン層との積層構造か、前記半導体層の空洞層とその上のシリコン層との積層構造か、シリコンゲルマニウム層か、シリコン酸化膜とその上のシリコンゲルマニウム層による積層構造か、前記半導体層の空洞とその上のシリコンゲルマニウム層との積層構造か、シリコンゲルマニウム層とその上のシリコン層との積層構造か、もしくは、シリコン酸化膜とその上のシリコンゲルマニウム層とさらにその上のシリコン層による３層構造のいずれかであることを特徴とする。

本発明を用いることで、トラップ型メモリにおいて、ＣＨＥによって電子が注入される領域周辺が、低熱伝導層によるセルフヒーティング効果によって熱せられるため、残留ホールとのミスマッチを解消しながら電子が書き込まれる。つまり、高温時の書き込みレベル変動を抑制することができ、優れた信頼性を有する半導体装置を実現することができる。

以下、図面を参照して、本発明の望ましい実施の形態について詳細に説明する。

図１は本発明の半導体装置の上面図を示している。図２は、図１のＩ−Ｉ’に沿った本発明の半導体装置の断面図を示している。

図１に示されているように、半導体層１上に電荷トラップを含む絶縁膜５を介して、第１の方向に延在するゲート電極４が、第１の方向と直行する第２の方向に複数並列するように形成されている。さらに、複数のゲート電極４を挟んで、半導体層１内に、活性領域として、第１の方向に第１の拡散層２と第２の拡散層３とがそれぞれ複数形成されており、該第１の拡散層２と該第２の拡散層３の間にはチャネル層が形成されている。また、第２の方向に延在する素子分離層６が、前記半導体層１内において前記絶縁膜５と接するように、第１の方向に複数並べられている。このとき、半導体層１の内部に、該半導体層１に比べて熱伝導率の低い層（低熱伝導層）７が、ゲート電極４下部の該半導体層１との接面の一部のみと重なるように複数形成されていることが、本発明の半導体装置の特徴である。なお、より好ましくは、低熱伝導層７と第１の拡散層２との距離が、低熱伝導層７と第２の拡散層３との距離よりも長くなるように、低熱伝導層７は形成されている。

トラップを含む絶縁膜５は、チャネル領域側から第１、第２、第３の層、または第１、第２の層からなり、そして該第１の層および該第３の層は、酸化シリコンまたは酸窒化シリコンであり、該第２の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることが好ましい。

本発明を実施するための最良の形態における半導体装置の動作方法は、以下の通りである。書き込み動作は、第１の拡散層２をソース、第２の拡散層３をドレインとし、第２の拡散層３とゲート電極４に正の電圧を印加することで行われ、第２の拡散層３付近のトラップを含む絶縁膜５にＣＨＥを注入することによって電子が蓄積される。消去動作は、第２の拡散層３を正に、ゲート電極４を負に印加することで行われ、第２の拡散層３付近に発生させたＢＴＢホットホールを、トラップを含む絶縁膜５に注入することによって、蓄積電子が中和される。また、読み出し動作においては、第１の拡散層２をドレイン、第２の拡散層３をソースとし、第１の拡散層２とゲート電極４を正に印加してソース・ドレイン間の電流をモニタする。本発明の半導体装置を用いた場合、図３（ａ）に示すように、ゲート電極４の下部領域に低熱伝導層７が形成されているため、ＣＨＥ注入による電荷書き込み時に、低熱伝導層７付近の温度がセルフヒーティング効果によって上昇する。セルフヒーティング効果とは、キャリアの非弾性散乱によって生じた熱が、半導体層よりも熱伝導率の低い層があるために、速やかに半導体層に排出されずに滞留して、部分的にチャネル領域温度が上昇する現象である。このとき、トラップを含む絶縁膜５の温度も上昇するため、消去時の残留ホールが拡散し、ミスマッチが解消されながら電子が書き込まれる。書き込み時にミスマッチホールが解消されているため、図３（ｂ）に示すように、書き込み後の高温ストレスによる蓄積電子の減少を抑制することができる。そのため、図３（ｃ）に示すように、書き込みレベルの低下による誤動作を防ぐことができ、信頼性を大幅に向上させることができる。その際、ゲート電極下部全面を低熱伝導層とした場合、セルフヒーティング効果によるキャリア移動度低下により、読み出し電流が低下してしまう問題がある。しかし、本発明では、低熱伝導層をゲート電極下部領域の一部のみと重なるように形成しているため、ゲート電極下部領域全体の温度が上昇することはない。つまり、読み出し電流の低下は、ゲート電極下部領域全面に低熱伝導層が形成されている場合に比べて小さい。また、セルフヒーティングによる温度上昇は、キャリアである電子が加速されるドレイン端付近で顕著である。低熱伝導層７を、低熱伝導層７と第１の拡散層２との距離が低熱伝導層７と第２の拡散層３との距離よりも長いように形成した場合、書き込み時は第２の拡散層３付近の温度上昇が低熱伝導層７によって起きるものの、読み出し時は第１の拡散層がドレインになるため、低熱伝導層による温度上昇は小さい（図３（ｄ））。つまり、読み出し電流を低下させることなく、高温ストレスによる書き込みレベル低下を抑制することができる。

半導体層の材料としてシリコンを用いた場合、低熱伝導層７には、シリコン酸化膜層とその上のシリコン層との積層構造か、半導体層１の空洞層とその上のシリコン層との積層構造か、シリコンゲルマニウム層か、シリコン酸化膜とその上のシリコンゲルマニウム層による積層構造か、半導体層１の空洞とその上のシリコンゲルマニウム層との積層構造か、シリコンゲルマニウム層とその上のシリコン層との積層構造か、もしくは、シリコン酸化膜とその上のシリコンゲルマニウム層とさらにその上のシリコン層による３層構造のいずれかを用いることが好ましい。なぜなら、シリコンゲルマニウム、シリコン酸化膜、基板中の空洞層の熱伝導率は、シリコンに比べて低いためである。また、空洞層＜シリコン酸化膜＜シリコンゲルマニウム＜シリコンの順に熱伝導率が低いため、セルフヒーティングによる温度上昇は、空洞層とその上のシリコンゲルマニウム層との積層構造を低熱伝導層として用いた場合が最も高くなり、次いでシリコン酸化膜とその上のシリコンゲルマニウム層との積層構造の順となる。一方、シリコン酸化膜とその上のシリコン層による積層構造を用いた場合、セルフヒーティングによる温度上昇効果は比較的低いが、従来構造の製造プロセスとの整合性が最も高く、導入が容易である。また、熱伝導率の高い層の膜厚を薄くし、熱伝導率の低い層の膜厚を厚くすることでも、セルフヒーティング効果による温度上昇を大きくすることができる。

以下、本発明の半導体装置の製造方法を簡単に説明する。

図４は本発明の実施の形態の第１の製造方法を説明するための断面図である。ここでは、半導体層１としてシリコン基板を用い、トラップを含む絶縁膜に、第１の層としてシリコン酸化膜、第２の層としてシリコン窒化膜、第３の層としてシリコン酸化膜を用い、低誘電率層としてシリコン酸化膜とその上のシリコン層による積層構造を用いた場合を説明する。

まず、図４（ａ）に示すように半導体層１上に第１のパターニングされたフォトレジスト層１３を形成し、低熱伝導層が形成される領域以外をマスクする。さらに、第１のパターニングされたフォトレジスト層１３をマスクにして半導体層に酸素イオンを注入し、フォトレジスト層１３を除去する。その後、アニール処理を施すことで酸素注入による欠陥回復を行うと共に、シリコン酸化膜層を基板中に形成し、シリコン酸化膜層とその上のシリコン層による積層構造からなる低熱伝導層７を形成する（図４（ｂ））。

次に、図４（ｃ）に示すように半導体層１表面を窒素希釈した酸素雰囲気で酸化することによりシリコン酸化膜を形成し、さらにその上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて電荷蓄積層となる窒化膜を堆積し、窒化膜の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することによりシリコン酸化膜を形成する。このようにして、三層構造のトラップを含む絶縁膜５を形成する。その後、トラップを含む絶縁膜５上にＣＶＤ法を用いて、ゲート電極材料として用いるリン添加シリコン膜４を堆積する。リン添加シリコン膜の代わりにノンドープポリシリコンを堆積し、その後、不純物を導入してもよい。

次に、図４（ｄ）に示すように、第２のパターニングされたフォトレジスト層１４を形成し、これをマスクにしてリン添加シリコン膜４をドライエッチングすることによりゲート電極とし、さらに、トラップを含む絶縁膜５の露出部分をエッチングする。ドライエッチング後、第２のパターニングされたフォトレジスト層１４を除去する。

次に、図４（ｅ）に示すように、ゲート電極４をマスクにしてイオン注入することにより、第１の拡散層２と第３の拡散層３をゲート電極と自己整合的に形成する。

その後、配線工程を経て、本発明の半導体装置が形成される。

図５は、本発明の実施の形態の第２の製造方法を説明するための断面図である。ここでは、半導体層１としてシリコン基板を用い、トラップを含む絶縁膜に、第１の層としてシリコン酸化膜、第２の層としてシリコン窒化膜、第３の層としてシリコン酸化膜を用い、低誘電率層としてシリコンゲルマニウムを用いた場合を説明する。

まず、図５（ａ）に示すように、半導体層１表面を窒素希釈した酸素雰囲気で酸化することによりシリコン酸化膜を形成し、さらに、その上にＣＶＤ法を用いて電荷蓄積層となる窒化膜を堆積し、窒化膜の上部をＩＳＳＧで酸化することによりシリコン酸化膜を形成する。このようにして、三層構造のトラップを含む絶縁膜５を形成する。その後、トラップを含む絶縁膜５上にＣＶＤ法を用いて、ゲート電極材料として用いるリン添加シリコン膜４を堆積する。リン添加シリコン膜の代わりにノンドープポリシリコンを堆積し、その後、不純物を導入してもよい。次に、ハードマスク層１５をＣＶＤ法で堆積する。ここでは、酸化膜を用いた。

次に、図５（ｂ）に示すように、第１のパターニングされたフォトレジスト層１３を形成し、これをマスクにして、第１のハードマスク１５をドライエッチングし、さらに、リン添加シリコン膜４をドライエッチングしてゲート電極とする。ドライエッチング後、第１のパターニングされたフォトレジスト層１３は除去する。

次に、図５（ｃ）に示すように、第２のパターニングされたフォトレジスト層１４を形成し、第２のパターニングされたフォトレジスト層およびハードマスク１５をマスクとして、露出したトラップを含む絶縁膜５をエッチング除去し、さらに、ゲート電極４下部まで回りこむように、露出した半導体層１をドライエッチングして掘り下げる。ドライエッチング後、第２のパターニングされたフォトレジスト層１４をエッチング除去する。

次に、図５（ｄ）に示すように、半導体層１の掘り下げ部分にシリコンゲルマニウムを選択エピタキシャル成長する。

次に、図５（ｅ）に示すように、露出したトラップを含む絶縁膜５およびハードマスク１５をエッチング除去し、イオン注入を用いてゲート電極４と自己整合的に第１の拡散層２および第２の拡散層３を形成する。

その後、配線工程を経て、本発明の半導体装置が形成される。

以下、本発明の実施例について説明するが、本発明は以下の例に限定されはしない。

（実施例１）
本実施例の上面図を図６に示す。また、図６のＩ−Ｉ’断面を図７に示す。

半導体層１上に絶縁膜を介して第１の方向に延在する複数のゲート電極４が形成され、前記複数のゲート電極４が前記第１の方向と直交する第２の方向に並べられ、前記複数のゲート電極４を挟んで半導体層１内に、前記第１の方向に、第１の拡散層２と第２の拡散層３がそれぞれ複数形成されている。半導体層１とゲート電極４に挟まれた絶縁膜は前記第１の拡散層２から前記第２の拡散層４の方向に向かって、電荷トラップを含まない第１の絶縁領域８、電荷トラップを含む第２の絶縁領域９を含んでいる。また、半導体層１内の前記第１の拡散層８と第２の拡散層９の間にチャネル層が形成され、前記第２の方向に延在する素子分離層６が前記第１の方向に並べられて複数形成されている。このとき、半導体層１内に半導体層１に比べて熱伝導率の低い低熱伝導層（低熱伝導層）７が、前記第２の絶縁領域９下部の一部もしくは全てと重なり、かつ、前記第１の絶縁領域８下部とは最大でも一部しか重ならないように複数形成されていることが本発明の実施例１の特徴である。

絶縁膜の第１の領域８は酸化シリコンもしくは酸窒化シリコンからなり、絶縁膜の第２の領域９はチャネル領域側から第１、第２、第３の層、または第１、第２の層からなり、前記第１の層および前記第３の層は酸化シリコンまたは酸窒化シリコンであり、前記第２の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることが好ましい。

また、半導体層の材料としてシリコンを用いた場合、低熱伝導層７にはシリコン酸化膜層とその上のシリコン層との積層構造か、半導体層１の空洞層とその上のシリコン層との積層構造か、シリコンゲルマニウム層か、シリコン酸化膜とその上のシリコンゲルマニウム層による積層構造か、半導体層１の空洞とその上のシリコンゲルマニウム層との積層構造か、シリコンゲルマニウム層とその上のシリコン層との積層構造か、もしくは、シリコン酸化膜とその上のシリコンゲルマニウム層とさらにその上のシリコン層による３層構造のいずれかを用いることが好ましい。

本実施例の半導体装置においては、半導体層１とゲート電極４で挟まれた絶縁膜が、トラップを含まない第１の絶縁領域８とトラップを含む第２の絶縁領域９に分かれているため、第２の拡散層３付近のトラップを含む第２の絶縁領域９に蓄積した電子が第１の拡散層付近まで拡散して消去不良を起こす問題を解消することができる。

また、低熱伝導層７がトラップを含む第２の絶縁領域９下部の一部もしくは全てと重なるように形成されているため、書き込み動作時のセルフヒーティング効果により、ミスマッチホールを解消しつつ、電子が第２の絶縁領域９中に蓄積される。そのため、高温ストレスによる書き込みレベル変動を、さらに抑制することができる。また、低熱伝導層７が前記第１の絶縁領域８下部と、最大でも一部しか重ならないように形成されているため、第１の拡散層２がドレイン領域となる読み出し動作時にはセルフヒーティング効果による温度上昇がおきにくく、読み出し電流の低下を抑制することができる。

図８は、本実施例の半導体装置の製造方法の断面図である。ここでは、半導体層１としてシリコン基板を用い、トラップを含む絶縁膜に、第１の層としてシリコン酸化膜、第２の層としてシリコン窒化膜、第３の層としてシリコン酸化膜を用い、低誘電率層としてシリコン酸化膜とその上のシリコン層による積層構造を用いた場合を説明する。

まず、図８（ａ）に示すように、半導体層１上に第１のパターニングされたフォトレジスト層１３を形成し、低熱伝導層が形成される領域以外はマスクする。さらに、第１のパターニングされたフォトレジスト層１３をマスクにして半導体層に酸素イオンを注入し、フォトレジスト層１３を除去する。その後、アニール処理を施すことで酸素注入による欠陥回復を行うと共に、シリコン酸化膜層を基板中に形成し、シリコン酸化膜層とその上のシリコン層による積層構造からなる低熱伝導層７を形成する（図８（ｂ））。

次に、図８（ｃ）に示すように、半導体層１表面を窒素希釈した酸素雰囲気で酸化することによりシリコン酸化膜を形成し、さらにその上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて電荷蓄積層となる窒化膜を堆積し、窒化膜の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することによりシリコン酸化膜を形成する。窒化膜上部は後工程でも酸化されるため、本工程の上部酸化膜厚は、最終的な狙い膜厚よりも薄めに設定しておくことが望ましい。このようにして、三層構造のトラップを含む第２の絶縁領域９を形成する。

次に、図８（ｄ）に示すように、第２のパターニングされたフォトレジスト層１４を形成する。さらに、第２の絶縁領域９の露出部分を、ドライエッチングを用いて除去する。その後、第２のパターニングされたフォトレジスト層１４を剥離する。

次に、図８（ｅ）に示すように、半導体層１表面を窒素希釈した酸素雰囲気で酸化することにより半導体層１が露出した部分にシリコン酸化膜を形成し、第１の絶縁領域８とする。このとき、トラップを含む第２の絶縁領域９の上部も追加酸化される。次に、第１の絶縁領域８および第２の絶縁領域９上にＣＶＤ法を用いて、ゲート電極材料として用いるリン添加シリコン膜４を堆積する。リン添加シリコン膜の代わりにノンドープポリシリコンを堆積し、その後、不純物を導入してもよい。

次に、図８（ｆ）に示すように、第３のパターニングされたフォトレジスト層１６を形成し、これをマスクにしてリン添加シリコン膜４をドライエッチングすることによりゲート電極とし、さらに、露出した第１の絶縁領域８をエッチングする。ドライエッチング後、第３のパターニングされたフォトレジスト層１６を除去する。

次に、図８（ｇ）に示すように、ゲート電極４をマスクにしてイオン注入することにより、第１の拡散層２と第３の拡散層３をゲート電極と自己整合的に形成する。

その後、配線工程を経て、本発明の半導体装置が形成される。

（実施例２）
本実施例の半導体装置の上面図を図９に示す。また、図９の半導体装置のＩ−Ｉ’における断面図を図１０に示す。

半導体層１上にゲート間絶縁膜１２を挟んで互いに隣接するように第１の方向に延在するゲート電極１０、１１が形成され、前記ゲート電極１０、１１が前記第１の方向と直交する第２の方向に並べられ、前記複数のゲート電極１０、１１を挟んで半導体層１内に、前記第１の方向に、第１の拡散層２と第２の拡散層３がそれぞれ複数形成されている。すなわち、ゲート電極は、半導体層と直交する方向に設けられたゲート間絶縁膜１２によって、ゲート電極１０とゲート電極１１に分割されている。さらに、半導体層１とゲート電極１０に挟まれた絶縁膜８は電荷トラップを含まず、半導体層１とゲート電極１１に挟まれた絶縁膜９は電荷トラップを含む。また、半導体層１内の前記第１の拡散層８と第２の拡散層９の間にチャネル層が形成され、前記第２の方向に延在する素子分離層６が前記第１の方向に並べられて複数形成されている。このとき、半導体層１内に半導体層１に比べて熱伝導率の低い層（低熱伝導層）７が、前記電荷トラップを含む絶縁膜９下部の一部もしくは全てと重なり、かつ、前記トラップを含まない絶縁膜８の下部領域とは最大でも一部としか重ならないように形成されていることが本発明の実施例２の特徴である。前記隣接するゲート電極は２つに限らず３つ以上あってもよい。すなわち、ゲート間絶縁膜１２が、複数形成されていてもよい。その場合は、少なくともひとつのゲート電極と半導体層の間の絶縁膜が電荷トラップを含み、前記低熱伝導層は、電荷トラップを含む絶縁膜下部の一部もしくは全てと重なり、かつ、トラップを含まない絶縁膜の下部領域とは最大でも一部としか重ならないように形成されている。

ここで、トラップを含まない絶縁膜８は酸化シリコンもしくは酸窒化シリコンからなり、トラップを含む絶縁膜９はチャネル領域側から第１、第２、第３の層、または第１、第２の層からなり、前記第１の層および前記第３の層は酸化シリコンまたは酸窒化シリコンであり、前記第２の層は窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることが好ましい。

また、半導体層材料としてシリコンを用いた場合、低熱伝導層７にはシリコン酸化膜層とその上のシリコン層との積層構造か、半導体層１の空洞層とその上のシリコン層との積層構造か、シリコンゲルマニウム層か、シリコン酸化膜とその上のシリコンゲルマニウム層による積層構造か、半導体層１の空洞とその上のシリコンゲルマニウム層との積層構造か、シリコンゲルマニウム層とその上のシリコン層との積層構造か、もしくは、シリコン酸化膜とその上のシリコンゲルマニウム層とさらにその上のシリコン層による３層構造のいずれかを用いることが好ましい。

本実施例における書き込み動作は、第１の拡散層２をソースにし、第２の拡散層３をドレインにし、第１のゲート電極１０、第２のゲート電極１１および第２の拡散層３に正の電圧を与えてＣＨＥを発生させ、トラップを含む絶縁膜９に電子を注入することで行われる。一方、読み出し動作は、第１の拡散層２をドレインにし、第２の拡散層３をソースにし、第１の拡散層２と第１のゲート電極１０および第２のゲート電極１１に正の電圧を印加し、ソース・ドレイン間電流をモニタすることで行われる。本実施例では、低熱伝導層７がトラップを含む第２の絶縁領域９下部の一部もしくは全てと重なるように形成されているため、書き込み動作時のセルフヒーティング効果により、ミスマッチホールを解消しつつ、電子が第２の絶縁領域９中に蓄積される。そのため、高温ストレスによる書き込みレベル変動を抑制することができる。さらに、低熱伝導層７が前記トラップを含まない第１の絶縁領域８下部とは最大でも一部しか重ならないように形成されているため、読み出し動作時のセルフヒーティング効果を抑制でき、読み出し電流の低下を抑制することができる。

図１１は、本実施例の半導体装置の製造方法を説明するための断面図である。ここでは、半導体層１としてシリコン基板を用い、トラップを含む絶縁膜９に、第１の層としてシリコン酸化膜、第２の層としてシリコン窒化膜、第３の層としてシリコン酸化膜を用い、低誘電率層７としてシリコン酸化膜とその上のシリコン層による積層構造を用いた場合を説明する。

まず、図１１（ａ）に示すように、半導体層１上に第１のパターニングされたフォトレジスト層１３を形成し、低熱伝導層が形成される領域以外をマスクする。さらに、第１のパターニングされたフォトレジスト層１３をマスクにして半導体層に酸素イオンを注入し、酸素イオン注入後フォトレジスト層１３を除去する。その後、アニール処理を施すことで酸素注入による欠陥回復を行うと共に、シリコン酸化膜層を基板中に形成し、シリコン酸化膜層とその上のシリコン層による積層構造からなる低熱伝導層７を形成する（図１１（ｂ））。

次に、図１１（ｃ）に示すように、半導体層１表面を窒素希釈した酸素雰囲気で酸化することによりシリコン酸化膜を形成し、さらにその上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて電荷蓄積層となる窒化膜を堆積し、窒化膜の上部をＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）で酸化することによりシリコン酸化膜を形成する。このようにして、三層構造のトラップを含む絶縁膜９を形成する。その後、トラップを含む絶縁膜９上にＣＶＤ法を用いて、ゲート電極材料として用いるリン添加シリコン膜１１を堆積する。リン添加シリコン膜の代わりにノンドープポリシリコンを堆積し、その後、不純物を導入してもよい。

次に、図１１（ｄ）に示すように、第２のパターニングされたフォトレジスト層１４を形成する。さらに、リン添加シリコン膜１１およびトラップを含む絶縁膜９をドライエッチングを用いてゲート形状にエッチングし第２のゲート電極とする。その後、第２のパターニングされたフォトレジスト層１４を剥離する。

次に、図１１（ｅ）に示すように、半導体層１表面を窒素希釈した酸素雰囲気で酸化することにより半導体層１の露出部分および第２のゲート電極１１の側壁部にトラップを含まない絶縁膜８およびゲート間絶縁膜１２を形成する。次に、第１の絶縁領域８および第２の絶縁領域９上にＣＶＤ法を用いて、ゲート電極材料として用いるリン添加シリコン膜４を堆積する。リン添加シリコン膜の代わりにノンドープポリシリコンを堆積し、その後、不純物を導入してもよい。

次に、図１１（ｆ）に示すようにＣｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ）を用いて表面を平坦化する。

次に、図１１（ｇ）に示すように、第３のパターニングされたフォトレジスト層１６を形成し、これをマスクにしてリン添加シリコン膜１０をドライエッチングすることにより、第１のゲート電極とし、さらに露出したトラップを含まない絶縁膜８およびゲート間絶縁膜１２をエッチングする。エッチング後、第３のパターニングされたフォトレジスト層１６を除去する。

次に、図１１（ｈ）に示すように、第１のゲート電極１０および第２のゲート電極１１をマスクにしてイオン注入することにより、第１の拡散層２と第３の拡散層３をゲート電極と自己整合的に形成する。

その後、配線工程を経て、本発明の半導体装置が形成される。

本発明の半導体装置（トラップ型メモリ）の上面図である。 図１のＩ−Ｉ’に沿って切断された本発明の半導体装置（トラップ型メモリ）の断面図である。 本発明の半導体装置（トラップ型メモリ）において、書き込み動作、温度上昇、読み出し動作を行った際の電子・ホール分布を説明する図である。 本発明の半導体装置（トラップ型メモリ）の第１の製造方法である。 本発明の半導体装置（トラップ型メモリ）の第２の製造方法である。 実施例１の半導体装置（トラップ型メモリ）の上面図である。 図６のＩ−Ｉ’に沿って切断された実施例１の半導体装置（トラップ型メモリ）の断面図である。 実施例１の半導体装置（トラップ型メモリ）の製造方法である。 実施例２の半導体装置（トラップ型メモリ）の上面図である。 図９のＩ−Ｉ’に沿って切断された実施例２の半導体装置（トラップ型メモリ）の断面図である。 実施例２の半導体装置（トラップ型メモリ）の製造方法である。 従来構造の半導体装置（トラップ型メモリ）の上面図である。 図１２のＩ−Ｉ’に沿って切断された従来構造の半導体装置（トラップ型メモリ）の断面図である。 従来構造の半導体装置（トラップ型メモリ）の製造方法である。 半導体装置（トラップ型メモリ）の動作方法説明図である。 従来構造の半導体装置（トラップ型メモリ）において、書き込み動作、温度上昇、読み出し動作を行った際の電子・ホール分布を説明する図である。

符号の説明

１ 半導体層
２ 第１の拡散層（ソース／ドレイン領域）
３ 第２の拡散層（ソース／ドレイン領域）
４ ゲート電極
５ トラップを含む絶縁膜
６ 素子分離層
７ 低熱伝導層
８ トラップを含まない絶縁膜（第１の絶縁領域）
９ トラップを含む絶縁膜（第２の絶縁領域）
１０ 第１のゲート電極（リン添加シリコン膜）
１１ 第２のゲート電極（リン添加シリコン膜）
１２ ゲート間絶縁膜
１３ 第１のパターニングされたフォトレジスト層
１４ 第２のパターニングされたフォトレジスト層
１５ ハードマスク層
１６ 第３のパターニングされたフォトレジスト層

Claims (12)

1. チャネル領域および該チャネル領域を挟むようにして形成された第１の拡散層と第２の拡散層を有する半導体層と、該半導体層上に該チャネル領域と接して形成された電荷トラップを含む絶縁膜と、該絶縁膜上に形成されたゲート電極と、から少なくとも構成される半導体装置であって、
   該半導体層に比べて熱伝導率の低い層（低熱伝導層）が、該半導体層の内部に、該絶縁膜の該半導体層との接面の一部のみと重なるように形成され、
   該熱伝導率の低い層は、該電荷トラップを含む絶縁膜と接し、チャネルを形成し該電荷トラップに電荷を注入する半導体からなることを特徴とする半導体装置。
2. 前記ゲート電極と前記第１および第２の拡散層と前記絶縁膜が延在している方向を、第１の方向とするとき、
   該ゲート電極と該第１および第２の拡散層と該絶縁膜は、該第１の方向と直交する第２の方向に複数並列して形成されており、および、
   前記半導体層の内部には、複数の素子分離層が、前記絶縁膜と接するように、該第２の方向に延在しており、かつ該第１の方向に複数並列して形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記電荷トラップを含む絶縁膜は、チャネル領域側から第１、第２、第３の層、または第１、第２の層からなり、
   該第１の層および該第３の層は、酸化シリコンまたは酸窒化シリコンであり、
   該第２の層は、窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項１または２に記載の半導体装置。
4. チャネル領域および該チャネル領域を挟むようにして形成された第１の拡散層と第２の拡散層を有する半導体層と、該半導体層上に該チャネル領域と接して形成された電荷トラップを含む絶縁膜と、該絶縁膜上に形成されたゲート電極と、から少なくとも構成される半導体装置において、
   該絶縁膜は、電荷トラップを含まない第１の絶縁領域と、電荷トラップを含む第２の絶縁領域と、を有し、
   該半導体層に比べて熱伝導率の低い層（低熱伝導層）が、該半導体層の内部に、該第２の絶縁領域の該半導体層との接面の一部もしくは全てと重なり、かつ該第１の絶縁領域の該半導体層との接面とは一部のみと重なるもしくは全てと重ならないように形成され、
   該熱伝導率の低い層は、少なくとも該電荷トラップを含む第２の絶縁領域の一部と接し、チャネルを形成し該電荷トラップに電荷を注入する半導体からなることを特徴とする半導体装置。
5. 前記ゲート電極と前記第１および第２の拡散層と前記第１および第２の絶縁膜が延在している方向を、第１の方向とするとき、
   該ゲート電極と該第１および第２の拡散層と該第１および第２の絶縁膜は、該第１の方向と直交する第２の方向に複数並列して形成されており、および、
   前記半導体層の内部には、複数の素子分離層が、前記絶縁膜と接するように、該第２の方向に延在しており、かつ該第１の方向に複数並列して形成されていることを特徴とする請求項４に記載の半導体装置。
6. チャネル領域および該チャネル領域を挟むようにして形成された第１の拡散層と第２の拡散層を有する半導体層と、該半導体層上に該チャネル領域と接して形成された電荷トラップを含む絶縁膜と、該絶縁膜上に形成されたゲート電極と、から少なくとも構成される半導体装置において、
   該絶縁膜は、電荷トラップを含まない第１の絶縁領域と、電荷トラップを含む第２の絶縁領域と、を有し、
   該絶縁膜およびその上に形成された該ゲート電極は、該半導体層と直交する方向に設けられたゲート間絶縁膜によって分割されており、
   該半導体層に比べて熱伝導率の低い層（低熱伝導層）が、該半導体層の内部に、該第２の絶縁領域の該半導体層との接面の一部もしくは全てと重なり、かつ該第１の絶縁領域の該半導体層との接面とは一部のみと重なるもしくは全てと重ならないように形成され、
   該熱伝導率の低い層は、少なくとも該電荷トラップを含む第２の絶縁領域の一部と接し、チャネルを形成し該電荷トラップに電荷を注入する半導体からなることを特徴とする半導体装置。
7. 前記ゲート間絶縁膜は、複数設けられていることを特徴とする請求項６に記載の半導体装置。
8. 前記ゲート電極と前記第１および第２の拡散層と前記第１および第２の絶縁膜と前記ゲート間絶縁膜が延在している方向を、第１の方向とするとき、
   該ゲート電極と該第１および第２の拡散層と該第１および第２の絶縁膜と該ゲート間絶縁膜は、該第１の方向と直交する第２の方向に複数並列して形成されており、および、
   前記半導体層の内部には、複数の素子分離層が、前記絶縁膜と接するように、該第２の方向に延在しており、かつ該第１の方向に複数並列して形成されていることを特徴とする請求項６または７に記載の半導体装置。
9. 前記第１の絶縁領域は、酸化シリコンもしくは酸窒化シリコンからなり、
   前記第２の絶縁領域は、チャネル領域側から第１、第２、第３の層、または第１、第２の層からなり、
   該第１の層および該第３の層は、酸化シリコンまたは酸窒化シリコンであり、
   該第２の層は、窒化シリコン、酸窒化シリコン、アルミナ、ハフニウムシリケート、酸化ハフニウムシリケート、アルミシリケート、酸化アルミシリケートのいずれかであることを特徴とする請求項４から８のいずれか１項に記載の半導体装置。
10. 前記低熱伝導層と前記第１の拡散層との距離は、該低熱伝導層と前記第２の拡散層との距離よりも長いことを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
11. 前記半導体層は、シリコン基板であることを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
12. 前記低熱伝導層は、シリコン酸化膜層とその上のシリコン層との積層構造か、前記半導体層の空洞層とその上のシリコン層との積層構造か、シリコンゲルマニウム層か、シリコン酸化膜とその上のシリコンゲルマニウム層による積層構造か、前記半導体層の空洞とその上のシリコンゲルマニウム層との積層構造か、シリコンゲルマニウム層とその上のシリコン層との積層構造か、もしくは、シリコン酸化膜とその上のシリコンゲルマニウム層とさらにその上のシリコン層による３層構造のいずれかであることを特徴とする請求項１１に記載の半導体装置。