JP4001851B2 - 不揮発性メモリ - Google Patents
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Description
Memory)は、現在、電気的にデータの書き込み、及びデータの消去が可能な不揮発性メモリとして広く用いられている。EEPROMは、そのメモリセルの構造により、大きく次の2種類のタイプに分けられる。
図1(a)および図1(b)に、実施の形態1において不揮発性メモリとして用いるNROM型EEPROMを示す。ここで、図1(a)はメモリセルアレイの断面図、図1(b)はその平面図をそれぞれ示す。
図4(a)および図4(b)に、実施の形態2において不揮発性メモリとして用いるNROM型EEPROMを示す。ここで、図4(a)はメモリセルアレイの断面図、図4(b)はその平面図をそれぞれ示す。
図6(a)および図6(b)に、実施の形態3において不揮発性メモリとして用いるNROM型EEPROMを示す。ここで、図6(a)はメモリセルアレイの断面図、図6(b)はその平面図をそれぞれ示す。
図8(a)および図8(b)に、実施の形態4において不揮発性メモリとして用いるNROM型EEPROMを示す。ここで、図8(a)はメモリセルアレイの断面図、図8(b)はその平面図をそれぞれ示す。
図10(a)および図10(b)に、実施の形態5において不揮発性メモリとして用いるNROM型EEPROMを示す。ここで、図11(a)はメモリセルアレイの断面図、図11(b)はその平面図をそれぞれ示す。
12、42、62、82、102 レジスト
13、20、43、50、63、70、83、90、103、110 窒化膜
14、44、64、84、104 p型シリコン基板
15、15a、45、65、85、105 ビット線
16、46、66、86、106 開口部
17、19、47、49、79、89、109、122 酸化膜
18、48、68、88、108 絶縁膜
21、51、71、91、111 サイドウォール
22、52、72 ホウ素イオン
23、53、73、113 ヒ素イオン
24、54、74、114 キャリア発生領域
25、55、75、95、115 導電膜
31、31a ビット線
32 サイドウォール
33 ワード線
56、76 ゲート酸化膜
97、117 SiGe膜
121 ゲート電極
123 半導体層
124 半導体基板
125 フェルミ準位以下の部分
131 絶縁膜
132 キャリア
133 半導体
151 不純物イオン
152 レジスト
153 窒化膜
154 酸化膜
155 半導体基板
156 高濃度n型領域
157 絶縁膜
158 導電膜
159 開口部
Claims (12)
- 半導体基板と、
前記半導体基板に形成された、メモリセルのソース又はドレインとなる第1の不純物拡散層と、
前記半導体基板における前記第1の不純物拡散層の上面上に、前記第1の不純物拡散層に対してCMP法を用いて自己整合的に形成されており、且つ隣接する前記メモリセルを分離する第1の絶縁膜と、
前記半導体基板及び前記第1の絶縁膜を被う第2の絶縁膜と、
前記第2の絶縁膜上、かつ前記第1の絶縁膜の側面にサイドウォール状に形成された第3の絶縁膜と、
前記第3の絶縁膜下の前記半導体基板中に形成された第2の不純物拡散層と、
前記第2の絶縁膜上に、前記第1の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備え、
前記ゲート電極に電圧が印加され、かつ、前記第1の不純物拡散層におけるソース又はドレインの一方及び他方にそれぞれ電圧が印加されることにより、前記第3の絶縁膜中、または前記第2の絶縁膜と第3の絶縁膜との界面のいずれかにキャリアが捕獲されることを特徴とする不揮発性メモリ。 - 半導体基板と、
前記半導体基板に形成された、メモリセルのソース又はドレインとなる第1の不純物拡散層と、
前記半導体基板における前記第1の不純物拡散層の上面上に、前記第1の不純物拡散層に対してCMP法を用いて自己整合的に形成されており、且つ隣接する前記メモリセルを分離する第1の絶縁膜と、
前記第1の絶縁膜を被う第2の絶縁膜と、
前記第2の絶縁膜上、かつ前記第1の絶縁膜の側面にサイドウォール状に形成された第3の絶縁膜と、
前記半導体基板、前記第2の絶縁膜、及び前記第3の絶縁膜を被う第4の絶縁膜と、
前記第3の絶縁膜下の前記半導体基板中に形成された第2の不純物拡散層と、
前記第4の絶縁膜上に、前記第1の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備え、
前記ゲート電極に電圧が印加され、かつ、前記第1の不純物拡散層におけるソース又はドレインの一方及び他方にそれぞれ電圧が印加されることにより、前記第3の絶縁膜中、または前記第2の絶縁膜と第3の絶縁膜との界面のいずれかにキャリアが捕獲されることを特徴とする不揮発性メモリ。 - 隣接する前記第1の不純物拡散層の間における前記半導体基板の表面の高さが、前記第1不純物拡散層の表面の高さよりも低い請求項1または2に記載の不揮発性メモリ。
- 前記半導体基板と第2の絶縁膜とが接する面が、前記第1の不純物拡散層と第1の絶縁膜とが接する面より下方に位置している請求項1または2に記載の不揮発性メモリ。
- 半導体基板と、
前記半導体基板に形成された、メモリセルのソース又はドレインとなる第1の不純物拡散層と、
前記半導体基板における前記第1の不純物拡散層の上面上に、前記第1の不純物拡散層に対してCMP法を用いて自己整合的に形成されており、且つ隣接する前記メモリセルを分離する第1の絶縁膜と、
隣接する前記第1の不純物拡散層の間における前記半導体基板上に形成された半導体層と、
第1の絶縁膜を被うように前記半導体層上に形成された第2の絶縁膜と、
前記第2の絶縁膜上、かつ前記第1の絶縁膜の側面にサイドウォール状に形成された第3の絶縁膜と、
前記第2の絶縁膜上に、前記第1の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備え、
前記ゲート電極に電圧が印加され、かつ、前記第1の不純物拡散層におけるソース又はドレインの一方及び他方にそれぞれ電圧が印加されることにより、前記第3の絶縁膜中、または前記第2の絶縁膜と第3の絶縁膜との界面のいずれかにキャリアが捕獲されることを特徴とする不揮発性メモリ。 - 半導体基板と、
前記半導体基板に形成された、メモリセルのソース又はドレインとなる第1の不純物拡散層と、
前記半導体基板における前記第1の不純物拡散層の上面上に、前記第1の不純物拡散層に対してCMP法を用いて自己整合的に形成されており、且つ隣接する前記メモリセルを分離する第1の絶縁膜と、
隣接する前記第1の不純物拡散層の間における前記半導体基板上に形成された半導体層と、
第1の絶縁膜を被うように前記半導体層上に形成された第2の絶縁膜と、
前記第2の絶縁膜上、かつ前記第1の絶縁膜の側面にサイドウォール状に形成された第3の絶縁膜と、
前記第2の絶縁膜および前記第3の絶縁膜を被うように、前記半導体基板、前記第2の絶縁膜及び前記第3の絶縁膜上に形成された第4の絶縁膜と、
前記第4の絶縁膜上に、前記第1の不純物拡散層が延設された方向と直交する方向に延設された前記メモリセルのゲート電極とを備え、
前記ゲート電極に電圧が印加され、かつ、前記第1の不純物拡散層におけるソース又はドレインの一方及び他方にそれぞれ電圧が印加されることにより、前記第3の絶縁膜中、または前記第2の絶縁膜と第3の絶縁膜との界面のいずれかにキャリアが捕獲されることを特徴とする不揮発性メモリ。 - 前記第3の絶縁膜下の前記半導体基板中に形成された第2の不純物拡散層をさらに備えた請求項5または6に記載の不揮発性メモリ。
- 隣接する前記第1の不純物拡散層の間における前記半導体基板の表面の高さが、前記第1不純物拡散層の表面の高さよりも低い請求項5〜7のいずれかに記載の不揮発性メモリ。
- 前記半導体基板と前記半導体層とが接する面が、前記第1の不純物拡散層と第1の絶縁膜とが接する面より下方に位置している請求項5〜7のいずれかに記載の不揮発性メモリ。
- 前記半導体基板のバンドギャップが前記半導体層のバンドギャップより小さい請求項5〜9のいずれかに記載の不揮発性メモリ。
- 隣接する前記第1の不純物拡散層の間における前記半導体基板及び半導体層のキャリア移動度が、前記半導体基板及び半導体層上の前記第2の絶縁膜により発生するストレスにより変調される請求項5に記載の不揮発性メモリ。
- 隣接する前記第1の不純物拡散層の間における前記半導体基板及び半導体層のキャリア移動度が、前記半導体基板及び半導体層上の前記第4の絶縁膜により発生するストレスにより変調される請求項6に記載の不揮発性メモリ。
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