JP2008047726A - スプリットゲート型不揮発性メモリとその製造方法 - Google Patents

Abstract

【課題】パンチスルーの発生を抑制しつつ不揮発性メモリの微細化を実現する。
【解決手段】第１拡散領域（３）と、第２拡散領域（４）とを具備するスプリットゲート型のメモリセル（１）を構成する。その第１拡散領域（３）と前記第２拡散領域（４）との間には、チャネル領域（１０）を備える。その不揮発性メモリセル（１）において、前記チャネル領域（１０）は、所定の不純物濃度を有する第１チャネル領域（１３）を含むものとする。ここにおいて、前記第１チャネル領域（１３）を、前記第１拡散領域（３）および前記第２拡散領域（４）から離間する位置に設ける。
【選択図】図９

Description

本発明は、不揮発性半導体記憶装置に関し、特に、スプリットゲート型不揮発性メモリと呼ばれる半導体メモリの構造および製造方法に関する。

電源を切った場合においても記憶内容が消えないという特性を有する不揮発性半導体記憶装置が知られている。不揮発性半導体記憶装置は、フローティングゲートに電荷の蓄積・放出を行うことで、記憶内容の書き込み・消去を行うことができる。不揮発性半導体記憶装置において、記憶内容の書き込みとは、読出動作時にフラッシュメモリセルにドレイン電流が流れないようにするため、セルのしきい値電圧を上昇させる動作である。消去とは、読出動作時にフラッシュメモリセルに所定のドレイン電流が流れるように、セルのしきい値電圧を低める動作である。

消去を行う場合には、セルのしきい値電圧が一定のレベルに維持されるように行われなければならない。したがって、消去動作が過度に行われてセルのしきい値電圧があまり低くなる場合（以下、「過消去」という）には、セルに読出電圧が印加されなくてもドレイン電流が流れ、不揮発性半導体記憶装置の動作が不安定になることがある。記憶内容を消去する際に、過消去に関連する不具合が発生することの少ない不揮発性半導体記憶装置として、スプリットゲート型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照。）。

図１は、従来から知られているスプリットゲート型不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性メモリ１０１と呼ぶ。）の一例に関しその構成を示す断面図である。図１を参照すると、従来のスプリットゲート型不揮発性メモリ１０１は、基板１０２に、第１拡散領域１０３と第２拡散領域１０４とが形成されている。
第１拡散領域１０３は、記憶内容を書き込みする時にはドレインとして作用し、読み出す時にはソースとして作用する。また、第２拡散領域１０４は、記憶内容を書き込む時にはソースとして作用し、読み出す時にはドレインとして作用する。第１拡散領域１０３と第２拡散領域１０４との間には、チャネルが形成されるチャネル領域１１０が備えられている。スプリットゲート型不揮発性半導体記憶装置は、スタックゲート電極構造を持ったメモリセルとは異なり、フローティングゲートがチャネル領域１１０の一部（後述する第１チャネル領域１１０ａ）のみを覆い、チャネル領域のその他の部分（後述する第２チャネル領域１１０ｂ）をコントロールゲートが覆っている。

図１に示されているように、チャネル領域１１０は、第１チャネル領域１１０ａと第２チャネル領域１１０ｂとを含んで構成されている。第１チャネル領域１１０ａは、ゲート酸化膜１０５を介してフローティングゲート１０６の下層に形成されている。第２チャネル領域１１０ｂは、トンネル酸化膜１０７を介してコントロールゲート１０８の下層に形成されている。また、トンネル酸化膜１０７は、フローティングゲート１０６の上面と側面にも形成され、そのコントロールゲート１０８は、フローティングゲート１０６の上層に、トンネル酸化膜１０７を介して形成されている。したがって、図１に示されているように、コントロールゲート１０８は、トンネル酸化膜１０７を介してフローティングゲート１０６の側面と上面とに接続される。

フローティングゲート１０６の下部の第１チャネル領域１１０ａは、コントロールゲート１０８に印加される電圧とフローティングゲート１０６に蓄積される電荷の量に対応してチャネルを形成する。同様に、第２チャネル領域１１０ｂは、コントロールゲート１０８に印加される電圧に対応してチャネルを形成する。

従来のスプリットゲート型不揮発性半導体記憶装置において、メモリセルのデータを消去する消去方法として、いくつかの手法が知られている。例えば、コントロールゲートからフローティングゲートにＦＮトンネル電流を流し、フローティングゲート中の電荷をコントロールゲート側へ引き抜くといった方法が知られている。スプリットゲート型不揮発性半導体記憶装置では、このとき、フローティングゲートから電荷を過剰に抜き過ぎても（上述した過消去と呼ばれる現象が発生しても）、コントロールゲートによってチャネル領域をオフ状態に制御することが可能になる。そのため、スプリットゲート型不揮発性半導体記憶装置は、メモリセルに読出電圧が印加されなくてもドレイン電流が流れるという不具合を抑制することができる。

また、スプリットゲート型不揮発性半導体記憶装置は、フローティングゲートに隣接するように設けられたコントロールゲートがある。そのため、ソースサイド注入（Source Side Injection（ＳＳＩ））と呼ばれる書込の方式を使うことが可能である。したがって、ソースサイド注入は、従来のドレイン側からのチャネルホットエレクトロン注入（ドレインサイド注入）に比べてチャネルホットエレクトロンの注入効率が高く、高速な書込動作に対応している。

図２は、上記スプリットゲート型不揮発性メモリ１０１の動作を示す断面図である。図２の（ａ）は、スプリットゲート型不揮発性メモリ１０１の書き込み動作を示している。図２の（ｂ）は、スプリットゲート型不揮発性メモリ１０１の消去動作を示している。図２の（ｃ）は、スプリットゲート型不揮発性メモリ１０１の読み出し動作を示している。図２の（ａ）を参照すると、スプリットゲート型不揮発性メモリ１０１でデータの書き込みを行う場合、ソースとして作用する第２拡散領域１０４に比較して、ドレインとして作用する第１拡散領域１０３を高電位にする。これにより、フローティングゲート下のチャネルのソース側でホットエレクトロン（高エネルギー状態の電子）を得る。このホットエレクトロンがゲート絶縁膜１０５を介してフローティングゲート１０６に注入されることによって、データの書き込みが行われる。書き込みされた後のフローティングゲートは、負に帯電した状態になる。

図２の（ｂ）を参照して、スプリットゲート型不揮発性メモリ１０１のデータ消去の動作の一例を説明する。スプリットゲート型不揮発性メモリ１０１では、フローティングゲート１０６からトンネル電流により、トンネル酸化膜１０７を介してコントロールゲート１０８に電子を引き抜くことで、データの消去を行っている。消去された後のフローティングゲートは正に帯電した状態になる。

図２の（ｃ）を参照すると、スプリットゲート型不揮発性メモリ１０１でデータの読み出しを行なう場合、コントロールゲート１０８に所定の電圧を印加し、コントロールゲート１０８と第１拡散領域１０３と第２拡散領域１０４とで構成されるトランジスタを活性化させる。このとき、フローティングゲート１０６に注入されている電荷に応答して、ソース、ドレイン間に流れる電流値が変化する。これによってデータの読み出しが行われる。

上記のスプリットゲート型不揮発性メモリ１０１は、チャネル領域１１０の不純物濃度に対応してしきい値が決められている。スプリットゲート型不揮発性メモリにおいて、チャネル領域１１０全体の不純物濃度が濃いと、選択トランジスタのしきい値が高くなり、読み出し動作時の電流ドライブ能力が低下してしまう。チャネル領域１１０全体の不純物濃度を薄くすると、フローティングゲート１０６とコントロールゲート１０８との境界部分の基板の不純物濃度も薄くなるため、書き込み動作におけるその境界部分近傍の電界強度が小さくなり、書き込み効率が低下してしまう。

図３は、上記特許文献１に記載の方法に従い、スプリットゲート型不揮発性メモリに、チャネル領域１１０に不純物を注入する方法を示す図である。図３の（ａ）を参照すると、特許文献１に記載の方法に従った不純物注入では、基板１０２に、Ｐ型の不純物（例：ボロン）を打込み、基板表面近傍に不純物濃度を所定の濃度にする。つぎに、第１ポリシリコン膜１１１を、ＣＶＤ法を用いて全面に堆積させる。

図３の（ｂ）に示されているように、第１ポリシリコン膜１１１の上層にレジスト１２１を形成する。その後、そのレジスト１２１を用いて第１ポリシリコン膜を取り除き、開口部を形成する。その開口部にＮ型不純物（例：リン）を注入する。このとき、Ｐ型からＮ型に反転しない程度に、Ｎ型不純物（例：リン）を注入する。これにより、Ｎ型不純物が注入された領域（第２チャネル領域１１０ｂに対応する領域）は、Ｐ型不純物濃度が低くなる。

つぎに、図３の（ｃ）に示されているように、酸化膜を形成する。そして、図３の（ｄ）に示されているように、第２ポリシリコン膜１１２を、ＣＶＤ法を用いて全面に堆積させる。上述のように、特許文献１に記載の方法に従った不純物注入では、Ｐ型不純物を基板に注入した後、所定の領域にＮ型不純物を注入することで、第１チャネル領域１１０ａと第２チャネル領域１１０ｂとの不純物濃度を変える技術が開示されている。特許文献１に記載の方法に基づいて製造されるスプリットゲート型不揮発性メモリ１０１では、このような手法によって、書き込み動作時の第１拡散領域１０３付近の電界強度を大きくすると共に、読み出し動作時の電流ドライブ能力を大きくしている。

また、上記のスプリットゲート型不揮発性メモリ１０１とは異なる構成のスプリットゲート型不揮発性半導体記憶装置が知られている（例えば、特許文献２参照。）。図４は、上記特許文献２に記載のスプリットゲート型不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性メモリ２０１と呼ぶ。）の構成を示す断面図である。図４を参照すると、スプリットゲート型不揮発性メモリ２０１は、基板２０２に形成された第１拡散領域２０３と第２拡散領域２０４とを備えている。また、そのスプリットゲート型不揮発性メモリ２０１は、フローティングゲート２０５とコントロールゲート２０６とを備えている。フローティングゲート２０５は、ゲート酸化膜２０７を介して基板２０２の上層に構成されている。また、コントロールゲート２０６は、トンネル酸化膜２０８を介して基板２０２の上層に構成されている。さらに、トンネル酸化膜２０８は、フローティングゲート２０５とコントロールゲート２０６との間に構成されている。

特開平９−９２７３４号公報 米国特許第６５２５３７１Ｂ２号明細書

上述したように、スプリットゲート型不揮発性メモリでは、フローティングゲートに電荷の蓄積・放出を行うことで、記憶内容の書き込み・消去を行っている。このようなスプリットゲート型不揮発性メモリに対して、近年、大容量化の要求が高まっている。そのため、不揮発性メモリのメモリセルの微細化を行うことが強く求められてきている。メモリセルを微細化するには、ゲート長（ドレイン−ソース間の長さ）を短くすることが有用である。従来から知られているスプリットゲート型不揮発性メモリ１０１（または、特許文献２に記載のスプリットゲート型不揮発性メモリ２０１）のような不揮発性メモリの場合、微細化に対応してフローティングゲートの長さ（以下、フローティングゲート長と称する。）を短くすることが要求されている。

しかしながら、基板の不純物濃度を考慮せずにフローティングゲート長を単純に短くした場合、短チャネル効果によって、フローティングゲート下のしきい値電圧が低下してしまうことがある。また、ソース−ドレイン間に高電界がかかるとき（例えば、書き込み動作時）には、ソース側の空乏層とドレイン側の空乏層とがつながり、メモリセルに流れる電流が制御できなくなる現象（以下、パンチスルーと呼ぶ。）が発生してしまうことがある。

図５は、スプリットゲート型不揮発性メモリ２０１において、フローティングゲート長を単純に短くした場合の書き込み動作を示す断面図である。図５に示されているように、フローティングゲート長を単純に短くしたスプリットゲート型不揮発性メモリ２０１では、第１拡散領域２０３に大きな電圧がかかる書き込み動作時に、ソース空乏層が大きく広がりパンチスルーが発生することがある。
スプリットゲート型不揮発性メモリ２０１において、ソースサイド注入方式によりフローティングゲートに電子注入を行なう場合、所望のホットエレクトロンを発生させるためには、フローティングゲート２０５とコントロールゲート２０６との境界部分に電界を集中させる必要がある。ところが、このときパンチスルーが起こっていると、その境界部分で電界を集中させることが困難となり、その境界部分で所望のチャネルホットエレクトロンを発生させることができなくなることがある。これにより、従来のスプリットゲート型不揮発性メモリ２０１では、書き込みを実行するメモリセルに対して、書き込み効率が低下してしまったり、書き込みができなかったりする場合がある。

上記特許文献１に記載されている技術を適用してフローティングゲート下の基板の不純物濃度を濃くすることで、上述のようなパンチスルーを抑制することが可能となる。パンチスルーを抑制することによって、書き込みを実行するセルに対して所望のホットエレクトロンをフローティングゲートに注入することができるようになる。このとき、基板に注入される不純物濃度が濃くなることに対応して、拡散層（第１拡散領域２０３や第２拡散領域２０４）と基板とのＰＮ接合における耐圧の低下を引き起こしてしまう。つまり、基板が多量の不純物を含む場合、拡散層と基板との間の空乏層の幅が狭くなる。空乏層幅が狭いＰＮ接合に逆方向バイアス電圧が加えられるとき、アバランシェ降伏が起こる。

上述のスプリットゲート型不揮発性メモリ（スプリットゲート型不揮発性メモリ１０１やスプリットゲート型不揮発性メモリ２０１）においては、書き込み動作時には、書き込みを実行するセルのソース／ドレイン領域に高電圧が印加される。メモリセルアレイの構成上、ソース／ドレイン領域は、複数のメモリセルに対して、共通に接続されていることが多い。このような場合には、書き込みを行なうために選択されたセル以外のセル（以下、非選択セルと呼ぶ。）にも、ソース拡散層に高電圧が印加されることになる。

図６は、所定のセルに書き込みを行っている場合の非選択セルの動作を示す図である。図６を参照すると、非選択セルの第１拡散領域２０３には高電圧が印加され、第１拡散領域２０３と基板２０２とのＰＮ接続が逆バイアス状態になる。このとき、上記のような耐圧の低下に起因して、基板と第１拡散領域２０３との間に接合リーク電流が増大し、ホットエレクトロンが発生してしまう。発生したホットエレクトロンは、フローティングゲート２０５と基板２０２との間の電位差によって、ゲート酸化膜２０７のエネルギー的な障壁を越え、フローティングゲート２０５に注入される。このような現象は一般的に基板ホットエレクトロン注入と呼ばれている。したがって、上述のようなスプリットゲート型不揮発性メモリにおいては、第１拡散領域２０３の近傍の基板の不純物濃度を濃くすると、この基板ホットエレクトロン注入によって、非選択セルのフローティングゲート２０５にホットエレクトロンが注入されてしまう。これによって、非選択セルに対して、書き込みが実行されてしまうという問題が生じる。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、第１拡散領域（３）と、第２拡散領域（４）と、前記第１拡散領域（３）と前記第２拡散領域（４）との間に備えられたチャネル領域（１０）とを具備するスプリットゲート型のメモリセル（１）を構成する。そのメモリセル（１）において、前記チャネル領域（１０）は、所定の不純物濃度を有する第１チャネル領域（１３）を含み、前記第１チャネル領域（１３）は、前記第１拡散領域（３）および前記第２拡散領域（４）から離間する位置に設けられていることを特徴とする。

このスプリットゲート型のメモリセル（１）において、前記チャネル領域は、前記第１拡散領域（３）と前記第１チャネル領域（１３）との間に構成された第２チャネル領域（１１）と、前記第２拡散領域（４）と前記第１チャネル領域（１３）との間に構成された第３チャネル領域（１２）とを含んで構成されることが好ましい。そして、前記第１チャネル領域（１３）は、前記第２チャネル領域（１１）に含まれる不純物の濃度、および、前記第３チャネル領域（１２）に含まれる不純物の濃度よりも高い濃度の不純物を有するように構成されていることが好ましい。

また、上記課題を解決するために、以下のようなスプリットゲート型の不揮発性メモリセルを構成する。そのスプリットゲート型の不揮発性メモリセルは、第１拡散領域（３）と、第２拡散領域（４）と、前記第１拡散領域（３）と前記第２拡散領域（４）との間に備えられたチャネル領域（１０）とを具備する構成であることが好ましい。
ここにおいて、その不揮発性メモリセル（１）の前記チャネル領域（１０）は、第１不純物濃度を有する第１チャネル領域（１１、１３）と、第２不純物濃度を有する第２チャネル領域（１２、１３）と、前記第１チャネル領域（（１１、１３））と前記第２チャネル領域（（１２、１３））が重なる第３チャネル領域（１３）とを含むことを特徴とする。

また、上記課題を解決するために、以下のようなスプリットゲート型の不揮発性メモリセルを構成する。そのスプリットゲート型の不揮発性メモリセルは、第１拡散領域（３）と、第２拡散領域（４）と、前記第１拡散領域（３）と前記第２拡散領域（４）との間に備えられたチャネル領域（１０）とを具備する構成であることが好ましい。ここにおいて、前記チャネル領域（１０）は、第１チャネル領域（１１）と、前記第１チャネル領域（１１）と重ならない第２チャネル領域（１２）と、前記第１チャネル領域と前記第２チャネル領域と重ならない第３チャネル領域（１３）とを含み、前記第３チャネル領域（１３）の不純物濃度は、前記第１チャネルの不純物濃度（１１）、および、前記第２チャネル領域（１２）の不純物濃度と異なる不純物濃度である。

本発明によると、スプリットゲート型不揮発性メモリにおいて、パンチスルーの発生を抑制しつつメモリセルの微細化を実現することが可能となる。

［第１の実施形態］
以下に、図面を参照して、本発明のスプリットゲート型不揮発性メモリにおける第１の実施形態について説明を行う。図７は、本実施形態のスプリットゲート型不揮発性メモリのメモリセル（以下、スプリットゲート型不揮発性メモリセル１と呼ぶ。）の構成を例示する断面図である。図７は、本願発明の理解を容易にするために、スプリットゲート型不揮発性メモリセル１の構成を簡略化した断面を例示している。本実施形態のスプリットゲート型不揮発性メモリセル１は、基板に発生したチャネルホットエレクトロンが、フローティングゲート注入されることで、書き込みが行われる。また、フローティングゲートからコントロールゲートに電子を引き抜くことでデータの消去を行っている。さらに、コントロールゲートに読み出し用の電圧を印加することで、メモリセルの状態（ＯＮ、ＯＦＦ）を検出している。なお、本願発明におけるデータの消去動作は、上述の消去方法に限定されるものではない。

図７を参照すると、本実施形態のスプリットゲート型不揮発性メモリセル１は、基板２に形成された第１拡散領域３と第２拡散領域４とを含んで構成されている。第１拡散領域３は、不純物を拡散させた拡散領域で構成されている。第１拡散領域３は、メモリセルに記憶内容を書き込みする時にはドレインとして作用し、読み出す時にはソースとして作用する。また、第２拡散領域４も、第１拡散領域３と同様に、不純物を拡散させた拡散領域で構成されている。第２拡散領域４は、メモリセルに記憶内容を書き込む時にはソースとして作用し、読み出す時にはドレインとして作用する。なお、以下に述べる実施形態では、基板２がＰ型半導体基板であることを前提に説明を行う。これは、本発明において、基板２が、Ｐ型半導体基板に制限されることを意味するものではない。スプリットゲート型不揮発性メモリセル１は、その第１拡散領域３と第２拡散領域４との間にチャネル領域１０を含んで構成されている。

また、スプリットゲート型不揮発性メモリセル１は、フローティングゲート５とコントロールゲート６とを含んで構成されている。図７に示されているように、フローティングゲート５は、ゲート絶縁膜７を介して基板２の上層に構成されている。また、コントロールゲート６は、ゲート絶縁膜７を介して基板２の上層に構成されている。そして、フローティングゲート５とコントロールゲート６とは、トンネル酸化膜８を介して隣り合うように構成されている。フローティングゲート５の上層には、絶縁膜９が形成されている。フローティングゲート５は、ゲート絶縁膜７とトンネル酸化膜８と絶縁膜９の作用により、他の導体部分から電気的に絶縁されている。

図７を参照すると、チャネル領域１０は、第１チャネル領域１１と、第２チャネル領域１２と、第３チャネル領域１３とを含んで構成されている。第１チャネル領域１１は第１拡散領域３からの距離が、第１長さＬ１の領域である。第２チャネル領域１２は、第２拡散領域４からの距離が第２長さＬ２の領域である。第３チャネル領域１３は、第１チャネル領域１１と第２チャネル領域１２との間に備えられた領域である。本実施形態において、第３チャネル領域１３は、第１チャネル領域１１および第２チャネル領域１２よりも高い濃度で不純物が拡散している領域である。

本実施形態のスプリットゲート型不揮発性メモリセル１において、チャネル領域１０が、第１チャネル領域１１、第２チャネル領域１２および第１３チャネル領域１３とから構成されている。従来のスプリットゲート型不揮発性メモリで、フローティングゲート長を短くした場合には、ソースに大きな電圧がかかる書き込み動作時に、ソース側の空乏層が大きく広がりパンチスルーが発生することがある。本実施形態のスプリットゲート型不揮発性メモリセル１は、第３チャネル領域１３の不純物濃度が高いため、チャネル領域１０全体を考慮したときに、第３チャネル領域１３の作用によってソース−ドレイン間での空乏層厚の増大が抑制され、パンチスルーの発生を抑制することができる。

以下に、図面を参照して、本実施形態のスプリットゲート型不揮発性メモリセル１を製造する方法について説明を行う。図８Ａ〜図８Ｐは、本実施形態のスプリットゲート型不揮発性メモリセル１を製造するため第１〜第１６の工程の流れを示している。

図８Ａは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１の工程を例示する断面図である。図８Ａを参照すると、本実施形態のスプリットゲート型不揮発性メモリセル１を製造する第１の工程において、基板２の上層に初期絶縁膜２１を形成する。初期絶縁膜２１は、最終的にゲート絶縁膜７として機能する絶縁膜である。第１の工程では、初期絶縁膜２１を形成した後に、さらに、その上層に第１ポリシリコン膜２２を形成する。第１ポリシリコン膜２２は、最終的にフローティングゲート５として機能するポリシリコン膜である。

図８Ｂを参照すると、第２の工程において、第１ポリシリコン膜２２の上層に窒化膜２３を形成し、その上層にレジストパターン２４を形成する。このレジストパターン２４は、所定のパターンを構成するように形成される。

図８Ｃを参照すると、第３の工程において、レジストパターン２４を用いて窒化膜２３をエッチングする。窒化膜２３のエッチングが完了した後、パターニングされた窒化膜２３をマスクとして、第１チャネル領域１１を形成するように不純物（例えばボロン）を注入する。スプリットゲート型不揮発性メモリセル１のフローティングゲート５のしきい値電圧は、第１チャネル領域１１の不純物濃度によって決定される。また、エッチングされた領域に対応する第１ポリシリコン膜２２は、最終的にフローティングゲート５として作用する。したがって、第３の工程において、そのしきい値電圧が得られるような濃度で、基板２に不純物を注入する。図８Ｃに示されているように、このとき注入される不純物は、エッチングされた領域よりも外側（マスクとして作用する窒化膜２３の下層）の基板２に拡散する。このとき、注入する角度やエネルギーを制御することによって、所望の広さに不純物が拡散されるようにすることが好ましい。また、イオン注入する不純物の種類を、拡散の度合いに対応して変えることで、所望の幅を有する第３チャネル領域１３を形成することが可能となる。さらに、この第３の工程において、アニール処理等を実行することによって、注入された不純物をより広く拡散させる工程を行ってもよい。

図８Ｄを参照すると、第４の工程において、スロープ領域２５をエッチングにより形成する。このスロープ領域２５は最終的にフローティングゲートのＴｉｐ部５ａになる。図８Ｅを参照すると、第５の工程において、酸化膜２６を形成する。この酸化膜２６は、後の工程において、窒化膜２３の側壁に構成されるサイドウォール（以下、スペーサー２７と呼ぶ）となる。図８Ｆを参照すると、第６の工程において、酸化膜２６に対してエッチバックを行う。図８Ｆに示されているように、この処理によって、上述のスペーサー２７が形成される。

図８Ｇを参照すると、第７の工程において、スペーサー２７および窒化膜２３をマスクにして、第１ポリシリコン膜２２と初期絶縁膜２１をエッチングする。図８Ｇに示されているように、この処理によって、第１ポリシリコン膜２２と初期絶縁膜２１とが取り除かれ、スプリットゲート型不揮発性メモリセル１のソースに対応する領域の基板２が露出する。図８Ｈを参照すると、第８の工程において、第１拡散領域３を形成するためにスペーサー２７をマスクにして不純物の注入が行われる。この不純物注入によって形成される拡散領域が、スプリットゲート型不揮発性メモリセル１の第１拡散領域３となる。図８Ｈに示されているように、第１拡散領域３を形成した後、酸化膜のサイドウォール２８を形成する。

図８Ｉを参照すると、第９の工程において、第１拡散領域３の上層にソースライン２９が形成される。ソースライン２９が形成された後、その上層にソースライン酸化膜３０を形成する。図８Ｊを参照すると、第１０の工程において、エッチングによって窒化膜２３が取り除かれる。この処理によって、第１ポリシリコン膜２２の表面が露出する。また、窒化膜２３が取り除かれたことによって、第１ポリシリコン膜２２の上層にスペーサー２７のみが構成される。

図８Ｋを参照すると、第１１の工程において、第２チャネル領域１２を形成するための不純物（例えば、ボロン）を注入する。図８Ｋに示されているように、スペーサー２７がマスクとして作用することで、コントロールゲート６の下方に対応する領域のみに、不純物が注入される。この工程において、不純物は、第１チャネル領域１１と同様の不純物濃度になるように注入される。つまり、露出された第１ポリシリコン膜２２を通り抜けて基板２の表面付近に不純物が分布するようなエネルギーで注入が行われる。
ここにおいて、スペーサー２７をマスクとして作用させた場合、注入された不純物は、エッチングされた領域よりも若干外側（マスクとして作用するスペーサー２７の下層）の基板２にも拡散する。したがって、図８Ｋに示されているように、第２チャネル領域１２を形成する代１１の工程において、同時的に第３チャネル領域１３が形成される。このとき、不純物を注入するエネルギーや角度を制御することによって、所望の幅を有する第３チャネル領域１３を形成することが可能となる。また、イオン注入する不純物の種類を、拡散の度合いに対応して変えることで、所望の幅を有する第３チャネル領域１３を形成することが可能となる。さらに、不純物の注入を行った後、アニール等の処理を実行することで、不純物が第３チャネル領域１３の幅を制御するような工程を加えても良い。

図８Ｌを参照すると、第１２の工程において、スペーサー２７をマスクにして第１ポリシリコン膜２２をエッチングする。図８Ｋに示されているように、この処理のよって、初期絶縁膜２１の表面が露出する。図８Ｍを参照すると、第１３の工程において、スペーサー２７、及び、フローティングゲート５となる第１ポリシリコン膜２２をマスクとしてエッチングを行う。これによって初期絶縁膜２１を取り除く。図８Ｍに示されているように、この工程によって、スペーサー２７の側面側の一部もエッチングにより取り除かれる。

図８Ｎを参照すると、第１４の工程において、基板２の上層に酸化膜３１を形成する。この工程によって、フローティングゲート５、スペーサー２７およびソースライン酸化膜３０も酸化膜３１に覆われる。この酸化膜３１は、最終的にトンネル酸化膜８として機能する、その後、酸化膜３１の上層部分にセルゲートポリ３２を形成する。このセルゲートポリ３２は、後の工程よって、コントロールゲート６になる部分である。さらに、セルゲートポリ３２の上層に、窒化膜３３を形成する。

図８Ｏを参照すると、第１５の工程において、エッチングにより、コントロールゲート６を形成する。そのコントロールゲート６をマスクとして作用させ、ＬＤＤ（Lightly Doped Drain）領域３４を形成するために不純物の注入を行う。図８Ｐを参照すると、第１６の工程において、コントロールゲート６の側面にサイドウォールを形成する。その後、コントロールゲート６とそのサイドウォールとをマスクとして作用させ、第２拡散領域４を形成するための不純物を注入する。第２拡散領域４を形成した後、窒化膜３５を形成する。

本実施形態のスプリットゲート型不揮発性メモリセル１は、上述の工程によって、第１チャネル領域１１、第２チャネル領域１２および第３チャネル領域１３が形成される。以下に、図面を参照して、本実施形態のスプリットゲート型不揮発性メモリセル１における書き込み動作について説明を行う。図９は、本実施形態のスプリットゲート型不揮発性メモリセル１の、書き込み時の動作を示す断面図である。

図９を参照すると、本実施形態のスプリットゲート型不揮発性メモリセル１は、微細化に対応してフローティングゲート長を短くした場合でも、パンチスルーの発生が抑制されている。図９に示されているように、書き込み時におけるスプリットゲート型不揮発性メモリセル１には、第１拡散領域３に高い電圧が印加されている。この場合において、基板２と第１拡散領域３における逆方向バイアスの影響で、ソース側の空乏層４１が拡張する。上述のように、第３チャネル領域１３は、他のチャネル領域（第１チャネル領域１１、第２チャネル領域１２）よりも高濃度の不純物を含んで構成されている。第３チャネル領域１３の不純物濃度が高濃度であるため、フローティングゲート長を短くした場合でも、第３チャネル領域１３まで伸びた空乏層４１は、それ以上の拡張が抑制されることとなる。
このように、本実施形態のスプリットゲート型不揮発性メモリセル１は、ソース−ドレイン間に高電界がかかる書き込み動作時において、第３チャネル領域１３の作用によって、ソース側の空乏層４１とドレイン側の空乏層４１とのつながりが抑制されている。このため、フローティングゲート長を短くした場合でも、基板２におけるフローティングゲートとコントロールゲートの境界部分、つまり第３チャネル領域１３に所望のチャネルホットエレクトロンが発生しフローティングゲートに注入される。これによって、本実施形態のスプリットゲート型不揮発性メモリセル１では、適切な書き込み動作が実行されることとなる。

［第２の実施形態］
以下に、図面を参照して、本願発明の第２の実施形態について説明を行う。なお、第２の実施形態で参照する図面において、第１の実施形態の図面に付されている符号と同じ符号が付されている要素は、第１の実施形態の要素と同様の構成・動作である。したがって、以下の実施形態において、その要素に関する詳細な説明は省略する。

第２の実施形態は、第１の実施形態とは異なる形状のスプリットゲート型不揮発性メモリに本願発明を適用した場合における実施形態である。図１０Ａ〜図１０Ｉの各図面は、第２の実施形態のスプリットゲート型不揮発性メモリセル１を製造するため第１〜９の工程を示す図である。

図１０Ａは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１の工程を例示する断面図である。図１０Ａを参照すると、第１の工程において、基板２の上層に初期絶縁膜２１を形成し、さらにその上層に窒化膜２３を形成する。その後、窒化膜２３の上層にレジストパターン（図示されず）を形成する。このレジストパターンは、所定のパターンを構成するように形成される。そして、レジストパターンを用いて窒化膜２３をエッチングする。窒化膜２３のエッチングが完了した後、パターニングされた窒化膜２３をマスクとして、第１チャネル領域１１を形成するように不純物（例えばボロン）を注入する。

図１０Ｂを参照すると、第２の工程において、窒化膜２３をマスクとして、パターンに合わせて初期絶縁膜２１を取り除く。これによって。基板２の第１チャネル領域１１の上面が露出される。図１０Ｃを参照すると、第３の工程において、露出した第１チャネル領域１１の上層に、ゲート絶縁膜７を形成する。ゲート絶縁膜７の形成が完了した後、そのゲート絶縁膜７と窒化膜２３との上層に第１ポリシリコン膜２２を形成する。図１０Ｄを参照すると、第３の工程において、第１ポリシリコン膜２２を形成した後、例えばＣＭＰなどの手法により、表面を平坦化する。

図１０Ｅを参照すると、第５の工程において、窒化膜２３を取り除く。窒化膜２３を取り除いた後、第１ポリシリコン膜２２をマスクとして作用させ、第２チャネル領域１２を形成するように、不純物を注入する。図１０Ｅに示されているように、第１ポリシリコン膜２２がマスクとして作用することで、第１ポリシリコン膜２２の下方に対応する領域以外の部分に不純物が注入される。この工程において、不純物は、第１チャネル領域１１と同様の不純物濃度になるように注入される。つまり、露出された初期絶縁膜２１を通り抜けて基板２の表面付近に不純物が分布するようなエネルギーで注入が行われる。ここにおいて、第１ポリシリコン膜２２をマスクとして作用させた場合、注入された不純物は、窒化膜２３が取り除かれた領域よりも若干外側（マスクとして作用する第１ポリシリコン膜２２の下層）の基板２にも拡散する。したがって、図１０Ｅに示されているように、第２チャネル領域１２を形成する第４の工程において、同時的に第３チャネル領域１３が形成される。

図１０Ｆを参照すると、第６の工程において、初期絶縁膜２１が取り除かれた後、トンネル酸化膜８が形成される。さらに、トンネル酸化膜８の上層に第２ポリシリコン膜３５が形成される。図１０Ｇを参照すると、第７の工程において、ソースを形成するためにパターニングを行う。第７の工程では、そのパターンにしたがって、エッチングを行い、基板に第１拡散領域３を構成するための開口部を形成する。第７の工程では、開口部を形成して基板上面を露出した後、ソースを形成するための不純物の拡散を行い、第１拡散領域３を形成する。

図１０Ｈを参照すると、第８の工程において、コントロールゲート６を形成するためにパターニングを行う。そのパターンを用いて、第２ポリシリコン膜３５をエッチングしコントロールゲート６を形成する。図１０Ｉを参照すると、第９の工程において、サイドウォール２８を形成した後、第２拡散領域４を形成するために不純物を基板２に注入する。その後、層間膜を埋め込み、ソース、ドレインに接続されるコンタクトを形成する。

第２の実施形態のスプリットゲート型不揮発性メモリセル１では、第１の実施形態と同様に、チャネル領域に不純物を注入する工程において、その不純物注入のエネルギーや角度を制御することによって、所望の幅を有する第３チャネル領域１３を形成することが可能となる。また、イオン注入する不純物の種類を、拡散の度合いに対応して変えることで、所望の幅を有する第３チャネル領域１３を形成することが可能となる。さらに、不純物の注入を行った後、アニール等の処理を実行することで、不純物が第３チャネル領域１３の幅を制御するような工程を加えても良い。

上述の複数の工程によって形成された第２の実施形態のスプリットゲート型不揮発性メモリセル１は、第１の実施形態のスプリットゲート型不揮発性メモリセル１と同様に、第３チャネル領域１３の作用によって、パンチスルーの発生が抑制されている。これによって、本実施形態のスプリットゲート型不揮発性メモリセル１は、第３チャネル領域１３の作用によって、パンチスルーの発生が抑制されている。これによって、ゲート長を短くてメモリセルサイズを小さくした場合であっても、パンチスルーによってゲートで制御できない基板電流が流れるという不具合の発生を抑制することが可能になる。

図１は、従来のスプリットゲート型不揮発性メモリ１０１の断面構造を示す断面図である。 図２は、従来のスプリットゲート型不揮発性メモリ１０１の動作を示す図である。 図３は、従来のスプリットゲート型不揮発性メモリ１０１の製造工程を示す図である。 図４は、従来のスプリットゲート型不揮発性メモリ２０１の断面構造を示す断面図である。 図５は、従来のスプリットゲート型不揮発性メモリ２０１の動作を示す図である。 図６は、従来のスプリットゲート型不揮発性メモリ２０１の動作を示す図である。 図７は、本発明のスプリットゲート型不揮発性メモリセル１の構造を示す断面図である。 図８Ａは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１の工程を例示する断面図である。 図８Ｂは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第２の工程を例示する断面図である。 図８Ｃは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第３の工程を例示する断面図である。 図８Ｄは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第４の工程を例示する断面図である。 図８Ｅは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第５の工程を例示する断面図である。 図８Ｆは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第６の工程を例示する断面図である。 図８Ｇは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第７の工程を例示する断面図である。 図８Ｈは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第８の工程を例示する断面図である。 図８Ｉは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第９の工程を例示する断面図である。 図８Ｊは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１０の工程を例示する断面図である。 図８Ｋは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１１の工程を例示する断面図である。 図８Ｌは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１２の工程を例示する断面図である。 図８Ｍは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１３の工程を例示する断面図である。 図８Ｎは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１４の工程を例示する断面図である。 図８Ｏは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１５の工程を例示する断面図である。 図８Ｐは、第１の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１６の工程を例示する断面図である。 図９は、第１の実施形態のスプリットゲート型不揮発性メモリの作用を示す図である。 図１０Ａは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第１の工程を例示する断面図である。 図１０Ｂは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第２の工程を例示する断面図である。 図１０Ｃは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第３の工程を例示する断面図である。 図１０Ｄは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第４の工程を例示する断面図である。 図１０Ｅは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第５の工程を例示する断面図である。 図１０Ｆは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第６の工程を例示する断面図である。 図１０Ｇは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第７の工程を例示する断面図である。 図１０Ｈは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第８の工程を例示する断面図である。 図１０Ｉは、第２の実施形態のスプリットゲート型不揮発性メモリセル１の製造方法における、第９の工程を例示する断面図である。

符号の説明

１…スプリットゲート型不揮発性メモリセル
２…基板
３…第１拡散領域
４…第２拡散領域
５…フローティングゲート
６…コントロールゲート
７…ゲート絶縁膜
８…トンネル酸化膜
９…絶縁膜
１０…チャネル領域
１１…第１チャネル領域
１２…第２チャネル領域
１３…第３チャネル領域
２１…初期絶縁膜
２２…第１ポリシリコン膜
２３…窒化膜
２４…レジストマスク
２５…スロープ領域
２６…酸化膜
２７…スペーサー
２８…サイドウォール
２９…ソースライン
３０…ソースポリ酸化膜
３１…酸化膜
３２…セルゲートポリ
３３…窒化膜
３４…ＬＤＤ領域
４１…空乏層
１０１…スプリットゲート型不揮発性メモリ
１０２…基板
１０３…第１拡散領域
１０４…第２拡散領域
１０５…ゲート絶縁膜
１０６…フローティングゲート
１０７…トンネル酸化膜
１０８…コントロールゲート
１１０…チャネル領域
１１０ａ…第１チャネル領域
１１０ｂ…第２チャネル領域
１２１…レジスト
２０１…スプリットゲート型不揮発性メモリ
２０２…基板
２０３…第１拡散領域
２０４…第２拡散領域
２０５…フローティングゲート
２０６…コントロールゲート
２０７…ゲート絶縁膜
２０８…トンネル酸化膜

Claims (22)

1. スプリットゲート型の不揮発性メモリセルであって、
   第１拡散領域と、
   第２拡散領域と、
   前記第１拡散領域と前記第２拡散領域との間に備えられたチャネル領域と
   を具備し、
   前記チャネル領域は、
   所定の不純物濃度を有する第１チャネル領域を含み、
   前記第１チャネル領域は、前記第１拡散領域および前記第２拡散領域から離間する位置に設けられること
   を特徴とする
   不揮発性メモリセル。
2. 請求項１に記載の不揮発性メモリセルにおいて、さらに、
   第１絶縁膜を介して前記チャネル領域の上層に構成されるフローティングゲートと、
   第２絶縁膜を介して前記チャネル領域の上層に構成され、前記フローティングゲート対応するように設けられたコントロールゲートと
   を具備し、
   前記チャネル領域は、
   前記第１チャネル領域と重ならない第２チャネル領域と、
   前記第１チャネル領域と前記第２チャネル領域の各々と重ならない第３チャネル領域と
   を含み、
   前記第１拡散層は、
   前記第２チャネル領域を介して前記第１チャネル領域に接続され、
   前記第２拡散層は、
   前記第３チャネル領域を介して前記第１チャネル領域に接続され、
   前記第１チャネル領域は、前記第１絶縁膜と前記第２絶縁膜の少なくとも一方を介して、前記コントロールゲートと前記フローティングゲートの境界部分の下層に構成される
   不揮発性メモリセル。
3. 請求項２に記載の不揮発性メモリセルにおいて、
   前記チャネル領域は、
   半導体基板に注入された不純物の濃度に対応して構成され、
   前記第１チャネル領域は、
   前記第２チャネル領域に含まれる不純物の濃度、および、前記第３チャネル領域に含まれる不純物の濃度よりも高い濃度の不純物を有する
   不揮発性メモリセル。
4. 請求項１に記載の不揮発性メモリセルにおいて、
   前記チャネル領域は、
   前記第１拡散領域と前記第１チャネル領域との間に構成された第２チャネル領域と、
   前記第２拡散領域と前記第１チャネル領域との間に構成された第３チャネル領域と
   を含み、
   前記第１チャネル領域は、
   前記第２チャネル領域に含まれる不純物の濃度、および、前記第３チャネル領域に含まれる不純物の濃度よりも高い濃度の不純物を有する
   不揮発性メモリセル。
5. スプリットゲート型の不揮発性メモリセルであって、
   第１拡散領域と、
   第２拡散領域と、
   前記第１拡散領域と前記第２拡散領域との間に備えられたチャネル領域と
   を具備し、
   前記チャネル領域は、
   第１不純物濃度を有する第１チャネル領域と、
   第２不純物濃度を有する第２チャネル領域と、
   前記第１チャネル領域と前記第２チャネル領域が重なる第３チャネル領域とを含むこと
   を特徴とする
   不揮発性メモリセル。
6. 請求項５に記載の不揮発性メモリセルにおいて、さらに、
   第１絶縁膜を介して前記チャネル領域の上層に構成されるフローティングゲートと、
   第２絶縁膜を介して前記フローティングゲートに隣り合い、前記フローティングゲートに対応するように設けられたコントロールゲートと
   を具備し、
   前記第１チャネル領域は、前記コントロールゲートの下層に構成され、
   前記第２チャネル領域は、前記フローティングゲートの下層に構成され、
   前記第３チャネル領域は、前記コントロールゲートと前記フローティングゲートの境界部分の下層に構成される
   不揮発性メモリセル。
7. 請求項６に記載の不揮発性メモリセルにおいて、
   前記第３チャネル領域の不純物濃度は、
   前記第１チャネル領域に含まれる不純物の濃度、および、前記第２チャネル領域に含まれる不純物を合わせた濃度である
   不揮発性メモリセル。
8. スプリットゲート型の不揮発性メモリセルであって、
   第１拡散領域と、
   第２拡散領域と、
   前記第１拡散領域と前記第２拡散領域との間に備えられたチャネル領域と
   を具備し、
   前記チャネル領域は、
   第１チャネル領域と、
   前記第１チャネル領域と重ならない第２チャネル領域と、
   前記第１チャネル領域と前記第２チャネル領域と重ならない第３チャネル領域と
   を含み、
   前記第３チャネル領域の不純物濃度は、前記第１チャネルの不純物濃度、および、前記第２チャネル領域の不純物濃度と異なる不純物濃度である
   不揮発性メモリセル。
9. 請求項８に記載の不揮発性メモリセルにおいて、さらに、
   第１絶縁膜を介して前記チャネル領域の上層に構成されるコントロールゲートと、
   第２絶縁膜を介して前記チャネル領域の上層に構成されるフローティングゲートと
   を具備し、
   前記コントロールゲートは、側面を有し、
   前記側面は、
   第３絶縁膜を介して前記フローティングゲートに対応するように設けられ、
   前記第１チャネル領域は、前記第１絶縁膜を介して、前記コントロールゲートの下層に構成され、
   前記第２チャネル領域は、前記第２絶縁膜を介して、前記フローティングゲートの下層に構成され、
   前記第３チャネル領域は、前記第３絶縁膜の下方領域に構成される
   不揮発性メモリセル。
10. 請求項９に記載の不揮発性メモリセルにおいて、
    前記不純物濃度は、
    前記チャネル領域の半導体基板に注入された不純物に対応して構成され、
    前記第３チャネル領域は、
    前記第１チャネル領域に含まれる不純物の濃度、および、前記第２チャネル領域に含まれる不純物の濃度よりも高い濃度の不純物を有する
    不揮発性メモリセル。
11. コントロールゲートとフローティングゲートとを有する不揮発性メモリセルの製造方法であって、
    （ａ）第１マスクを形成するステップと、前記第１マスクはフローティングゲートが形成される領域に開口部を有し、
    （ｂ）前記第１マスクを用いて、前記開口部に対応する前記半導体基板に第１不純物を拡散させるステップと、
    （ｃ）前記開口部に、第２マスクを形成するステップと、
    （ｄ）前記第２マスクを用いて、前記コントロールゲートの下層に対応する前記半導体基板に第２不純物を拡散させるステップと、
    （ｅ）前記半導体基板上に形成されたポリシリコン膜をエッチングして前記フローティングゲートを形成し、前記フローティングゲートに対応する前記コントロールゲートを形成するステップ
    を具備する
    不揮発性メモリセルの製造方法。
12. 請求項１１に記載の不揮発性メモリセルの製造方法において、
    前記（ｂ）ステップは、
    前記フローティングゲート下のホットエレクトロン効果を抑制するような濃度で、前記第１不純物を拡散させるステップを含み、
    前記（ｄ）ステップは、
    前記コントロールゲート下のホットエレクトロン効果を抑制するような濃度で、前記第１不純物を拡散させるステップを含む
    不揮発性メモリセルの製造方法。
13. 請求項１２に記載の不揮発性メモリセルの製造方法において、
    前記（ｂ）ステップは、
    前記第１マスクの下方に、前記第１不純物を拡散させるステップを含み、
    前記（ｄ）ステップは、
    前記第２マスクの下方に、前記第２不純物を拡散させることにより、自動的に第１不純物と第２不純物とを含む拡散領域を形成するステップ
    を含む
    不揮発性メモリセルの製造方法。
14. 請求項１１から１３の何れか一項に記載の不揮発性メモリセルの製造方法において、さらに、
    （ｆ）前記第１不純物が拡散される領域と、前記第２不純物が拡散される領域に対してアニールを実行するステップ
    を具備する
    不揮発性メモリセルの製造方法。
15. フローティングゲートとコントロールゲートとを有するスプリットゲート型不揮発性半導体記憶装置を製造する製造方法であって、
    （ａ）第１絶縁膜を介して基板の上層に形成されるポリシリコン膜の上層に、第２絶縁膜を形成するステップと、
    （ｂ）前記第２絶縁膜をエッチングして、前記フローティングゲートが形成される領域に第１開口部を形成するステップと、
    （ｃ）前記ポリシリコン膜をエッチングし、前記第１開口部側壁の近傍に傾斜部を形成するステップと、
    （ｄ）前記第１開口部に対応する前記半導体基板に、第１不純物を拡散させるステップと、
    （ｅ）前記第２絶縁膜と前記第１開口部の上層に第３絶縁膜を形成し、前記第３絶縁膜をエッチバックしてサイドウォールを形成するステップと、
    （ｆ）前記第２絶縁膜を取り除いて第２開口部を形成するステップと、
    （ｇ）前記サイドウォールをマスクとして作用させて、前記第２開口部の前記コントロールゲートの下層に対応する前記半導体基板に第２不純物を拡散させるステップと、
    （ｈ）前記第３開口部の下層に構成される前記基板の面を露出し、前記基板の前記面、前記フローティングゲートおよび前記サイドウォールを覆うように前記コントロールゲートを形成するステップ
    を具備する
    スプリットゲート型不揮発性メモリセルの製造方法。
16. 請求項１５に記載の不揮発性メモリセルの製造方法において、
    前記（ｄ）ステップは、
    前記フローティングゲート下のホットエレクトロン効果を抑制するような濃度で、前記第１不純物を拡散させるステップを含み、
    前記（ｇ）ステップは、
    前記コントロールゲート下のホットエレクトロン効果を抑制するような濃度で、前記第１不純物を拡散させるステップを含む
    スプリットゲート型不揮発性メモリセルの製造方法。
17. 請求項１６に記載の不揮発性メモリセルの製造方法において、
    前記（ｄ）ステップは、
    前記第２絶縁膜の下方に、前記第１不純物を拡散させるステップを含み、
    前記（ｇ）ステップは、
    前記サイドウォールの下方に、前記第２不純物を拡散させることにより、自動的に第１不純物と第２不純物とを含む拡散領域を形成するステップ
    を含む
    スプリットゲート型不揮発性メモリセルの製造方法。
18. 請求項１５から１７の何れか一項に記載のスプリットゲート型不揮発性メモリセルの製造方法において、さらに、
    （ｉ）前記第１不純物が拡散される領域と、前記第２不純物が拡散される領域に対してアニールを実行するステップ
    を具備する
    スプリットゲート型不揮発性メモリセルの製造方法。
19. 不揮発性メモリセルを製造する製造方法であって、
    （ａ）基板の上層に第１絶縁膜を形成し、前記第１絶縁膜の上層に第１開口部を有する第２絶縁膜を形成するステップと、
    （ｂ）前記第２絶縁膜をマスクとして、前記第１開口部の下層に対応する前記半導体基板に第１不純物を拡散させるステップと、
    （ｃ）前記第１開口部にポリシリコン膜を形成するステップと、
    （ｄ）前記第２絶縁膜を取り除いて第２開口部を形成するステップと、
    （ｅ）前記ポリシリコン膜をマスクとして、前記第２開口部の前記半導体基板に第２不純物を拡散させるステップと、
    （ｆ）前記第２開口部と、前記ポリシリコン膜とを覆うように前記コントロールゲートを形成するステップ
    を具備する
    不揮発性メモリセルの製造方法。
20. 請求項１９に記載の不揮発性メモリセルの製造方法において、
    前記（ｂ）ステップは、
    前記フローティングゲート下のホットエレクトロン効果を抑制するような濃度で、前記第１不純物を拡散させるステップを含み、
    前記（ｅ）ステップは、
    前記コントロールゲート下のホットエレクトロン効果を抑制するような濃度で、前記第１不純物を拡散させるステップを含む
    不揮発性メモリセルの製造方法。
21. 請求項２０に記載の不揮発性メモリセルの製造方法において、
    前記（ｂ）ステップは、
    前記第２絶縁膜の下方に、前記第１不純物を拡散させるステップを含み、
    前記（ｅ）ステップは、
    前記サイドウォールの下方に、前記第２不純物を拡散させることにより、自動的に第１不純物と第２不純物とを含む拡散領域を形成するステップ
    を含む
    不揮発性メモリセルの製造方法。
22. 請求項１９から２１の何れか一項に記載のスプリットゲート型不揮発性メモリセルの製造方法において、さらに、
    （ｇ）前記第１不純物が拡散される領域と、前記第２不純物が拡散される領域に対してアニールを実行するステップ
    を具備する
    スプリットゲート型不揮発性メモリセルの製造方法。

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