JP2006148028A - 半導体記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】 製造が容易であり、かつ動作の信頼性が高い半導体記憶装置を提供する。
【解決手段】 セルトランジスタ１１は、ｐ型シリコン基板、コントロールゲートＣＧ、及び電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２からなる。シリコン基板には、コラム方向に延在した帯状の凸部１３が形成されており、ソース又はドレインとして機能する一対の帯状のｎ型拡散領域１４ａ，１４ｂが凸部１３を挟む表層に形成されている。コントロールゲートＣＧは、凸部１３及びフローティングゲートＦＧ１，ＦＧ２の上に絶縁膜を介して形成され、帯状にロウ方向に延在している。コラム方向に関するフローティングゲートＦＧ１，ＦＧ２の幅Ｗ１はコントロールゲートＣＧの幅Ｗ２より大きい。フローティングゲートＦＧ１，ＦＧ２及びコントロールゲートＣＧは、技術的課題のあるコラム方向におけるセルフアラインプロセスを用いずに簡単に形成することができる。
【選択図】 図１

Description

本発明は、多値化されたセルトランジスタを備えた半導体記憶装置、及びその製造方法に関するものである。
フラッシュメモリ等の不揮発性半導体記憶装置は現在広く普及しており、例えば、携帯電話機等に搭載されている。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、或いはその記憶容量の大容量化を図るため、１つのセルトランジスタに２ビット以上のデータを書き込む多値化技術が注目されている。本出願人はこの事情を鑑み、電気的に孤立した一対のフローティングゲートを有するセルトランジスタに２ビット（４値）以上のデータを記憶することができる不揮発性半導体記憶装置を提案している（例えば、特許文献１参照）。
図５４は、従来のセルアレイ（メモリセルアレイ）の構成を示す。セルアレイ１００は、コラム方向に延在する複数のビット線ＢＬと、ロウ方向に延在する複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交差部に形成され電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２とで構成されている。ビット線ＢＬ間とワード線ＷＬとの各交差部にはセルトランジスタ１０１が構成されている。同図中の円で囲った領域は、そのうちの１つセルトランジスタ１０１を示している。
図５５は、図５４のＤ−Ｄ線に沿うセルトランジスタ１０１の断面を示す。ワード線ＷＬを構成するコントロールゲートＣＧ、及びビット線ＢＬを構成しソース・ドレインとして機能する一対の拡散領域１０２に所定の電圧を印加すると、シリコン基板１０３に形成された凸部１０４の側面及び頂面の表層にチャネルが生成される。データ書き込み時には、チャネルに流れる電子（電荷粒子）の一部が大きなエネルギーを得てホットエレクトロンとなり、絶縁膜１０５のポテンシャル障壁を越えてドレイン側のフローティングゲートに注入される。データ読出し時には、チャネルに流れる電流（ドレイン電流）がソース側のフローティングゲートが有する電荷量に応じて変調される。また、データ消去時には、チャネルは生成されず、両フローティングゲートＦＧ１，ＦＧ２に蓄積された電子が絶縁膜１０６をＦＮ（Fowler Nordheim）トンネリングしてコントロールゲートＣＧに放出される。
特開２００４−２１４４９５号公報
ところで、セルトランジスタ１０１のフローティングゲートＦＧ１，ＦＧ２は、図５４に示すように、コラム方向に関する幅がワード線ＷＬの幅と等しくなっている。このようなフローティングゲートＦＧ１，ＦＧ２は、例えば、ワード線ＷＬをパターニングにより形成した後、このワード線ＷＬとともにパターニングされたワード線ＷＬ上の絶縁膜をハードマスクとして、絶縁膜で上面が覆われたフローティングゲート形成用の導電性材料をパターニングすることにより形成される。つまり、フローティングゲートＦＧ１，ＦＧ２は、ワード線ＷＬに対してコラム方向にセルフアライン（Self-Align）させるプロセスにより形成される。
しかしながら、上記のようなセルフアラインプロセスでフローティングゲートＦＧ１，ＦＧ２を形成する場合、コラム方向へのワード線ＷＬの分離領域において、フローティングゲート形成用の導電性材料の周囲を覆った絶縁膜の一部をエッチング除去し、該導電性材料の表面を露呈させた上でこれをエッチングする必要があり、該導電性材料の周囲を覆った絶縁膜をエッチング除去する際に、セルトランジスタ形成領域の絶縁膜１０５〜１０７が同時にエッチングされてダメージを受けることがある。絶縁膜１０５〜１０７がダメージを受けたセルトランジスタ１０１は動作の信頼性を欠くものとなる。このように、コラム方向の分離領域においてワード線（コントロールゲート）及びフローティングゲート形成用の導電性材料をセルフアラインプロセスを用いて分離成形する方法には問題点が存在し、技術的課題となっている。
本発明は、上記課題を解決するためになされたものであり、製造が容易であり、かつ動作の信頼性が高い半導体記憶装置、及びその製造方法を提供することを目的とする。
本発明の半導体記憶装置は、上方に突出し第１方向に延在した帯状の凸部と、前記凸部を挟む表層に形成され、ソース又はドレインとして機能する一対の帯状の反対導電型領域とを有する一導電型半導体基板と、前記反対導電型領域の一部及び前記凸部の両側面に絶縁膜を介して対向し、導電性を有し電気的に孤立した一対のフローティングゲートと、前記凸部及び前記一対のフローティングゲートの上に絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在した帯状のコントロールゲートと、からなるセルトランジスタが、前記第１及び第２方向に沿って２次元マトリクス状に複数配列されてなる半導体記憶装置において、前記第１方向に関して、前記一対のフローティングゲートの幅が、前記コントロールゲートの幅より大きいことを特徴とする。
なお、前記コントロールゲートは、下方に突出した凸部を備えており、該凸部の頂面は絶縁膜を介して前記半導体基板の凸部の頂面に対向していることが好ましい。
また、前記フローティングゲートは、前記半導体基板と前記コントロールゲートとに容量結合し、前記半導体基板との間で生じる結合容量が、前記コントロールゲートとの間で生じる結合容量より大きいことが好ましい。また、前記フローティングゲートは、前記半導体基板の凸部の側面、及び前記コントロールゲートの凸部の側面に絶縁膜を介して対向する側面を有することが好ましい。
また、前記第２方向に隣接する２つの前記セルトランジスタは、１つの前記反対導電型領域を共有していることが好ましい。また、前記第１方向に配列された複数の前記セルトランジスタは、前記一対の反対導電型領域を共有していることが好ましい。また、前記第２方向に配列された複数の前記セルトランジスタの前記コントロールゲートが電気的に一体に形成されていることが好ましい。
また、前記半導体基板の凸部の各側面の表層には、反対導電型不純物が注入されていることが好ましい。また、前記半導体基板中の前記一対の反対導電型領域の間には、一導電型不純物の濃度が高められた高濃度領域が形成されていることが好ましい。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用又は読み出し用の電圧を印加したとき、前記半導体基板の凸部の各側面及び頂面の表層にチャネルが生成されることを特徴とする。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用の電圧を印加したとき、前記チャネルに流れる電荷粒子の一部がドレイン側の前記フローティングゲートに注入されることを特徴とする。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して読み出し用の電圧を印加したとき、前記チャネルに流れる電流がソース側の前記フローティングゲートの電荷量に応じて変調されることを特徴とする。
また、前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して消去用の電圧を印加したとき、前記一対のフローティングゲートに蓄積された電荷粒子が前記コントロールゲートに放出されることを特徴とする。
本発明の半導体記憶装置の製造方法は、上記いずれか記載の半導体記憶装置の製造方法であって、前記第１方向に延在する前記半導体基板の凸部の各側面に沿うように絶縁膜を介して形成した帯状の第１導電性材料を前記第１方向に分断することで前記一対のフローティングゲートを形成する第１工程と、この第１工程の後に、全面に絶縁膜を介して堆積した第２導電性材料を、前記第２方向に延在する帯状のレジストマスクに基づいてパターニングすることで前記コントロールゲートを形成する第２工程とを含み、前記第１方向に関して、前記第２工程で用いられる前記レジストマスクの幅が、前記第１第工程で形成される前記一対のフローティングゲートの幅より小さいことを特徴とする。
なお、前記第２工程において、全面に堆積した前記第２導電性材料の上に絶縁膜を介して前記レジストマスクを形成し、前記第２導電性材料上の前記絶縁膜をパターニングした後、前記レジストマスクを除去し、パターニングされた前記絶縁膜をハードマスクとして前記第２導電性材料をパターニングすることが好ましい。
本発明の半導体記憶装置は、第１方向（コラム方向）に関して、一対のフローティングゲートの幅が、コントロールゲートの幅より大きいことを特徴とするので、フローティングゲートを形成した後、フローティングゲートの上方にコントロールゲートを形成する際、フローティングゲートの幅がコントロールゲートの幅より大きい分だけの余裕を持って、形成位置を確実に位置決めした上で、該コントロールゲートすることができる。従って、本発明の半導体記憶装置は、フローティングゲート及びコントロールゲートの形成に関して技術的課題のあるコラム方向におけるセルフアラインプロセスを用いずに簡単に製造することができる。
また、本発明の半導体記憶装置の製造方法では、第１導電性材料を第１方向に分断してフローティングゲートを形成した後、全面に絶縁膜を介して堆積した第２導電性材料を、第２方向（ロウ方向）に延在する帯状のレジストマスクに基づいてパターニングすることでコントロールゲートを形成するようにしたので、フローティングゲートの周囲を覆った絶縁膜を再びエッチング除去することはなく、セルトランジスタの動作に係わる絶縁膜にダメージを与えることはない。従って、この製造方法により容易に動作の信頼性が高い半導体記憶装置を製造することができる。
図１において、セルアレイ１０は、コラム方向（第１方向）に延在した拡散領域からなる複数のビット線ＢＬと、ロウ方向（第２方向）に延在した複数のワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの交差部に形成され電気的に孤立した一対のフローティングゲートＦＧ１，ＦＧ２とで構成されており、ＶＧＡ（Virtual Ground Array）方式のアレイとなっている。ビット線ＢＬ間とワード線ＷＬとの各交差部にはセルトランジスタ１１が構成されており、セルアレイ１０には複数のセルトランジスタ１１が２次元マトリクス状に配列されている。同図中の円で囲った領域はそのうちの１つセルトランジスタ１１を示している。各セルトランジスタ１１において、フローティングゲートＦＧ１，ＦＧ２のコラム方向の幅Ｗ１は、ワード線ＷＬの幅Ｗ２より大きく、ワード線ＷＬの両側にほぼ等しい長さ（（Ｗ１−Ｗ２）÷２）だけはみ出している。
図２は、図１のＡ−Ａ線に沿うセルトランジスタ１１の断面を示す。ｐ型（一導電型）のシリコン基板（半導体基板）１２には上方へ突出した凸部１３が形成されている。凸部１３は、紙面に垂直なコラム方向に延在し（図１参照）、対向する一対の側面１３ａ，１３ｂと頂面１３ｃとを備える。この凸部１３を挟むようにシリコン基板１２の表層には、コラム方向に延在する一対のｎ型（反対導電型）拡散領域（反対導電型領域）１４ａ，１４ｂが形成されている。拡散領域１４ａ，１４ｂは、前述のビット線ＢＬであり、ソース・ドレインとして機能する。
凸部１３の側面１３ａ，１３ｂの表層には、ｎ型不純物が注入されたｎ型領域１５ａ，１５ｂが形成されており、ｎ型領域１５ａ，１５ｂには後述するチャネルの一部が生成される。また、凸部１３の基部には、ｐ型不純物濃度を高めた高不純物領域１６が形成されており、高不純物領域１６は、拡散領域１４ａ，１４ｂの間に位置している。高不純物領域１６は、後述するチャネルを介さずに電子（荷電粒子）が直接的にソース・ドレイン間を流れる現象（パンチスルー）を防止するための領域（パンチスルー防止領域）である。
フローティングゲートＦＧ１，ＦＧ２は、導電性シリコン（アモルファスシリコン又はポリシリコン）によって形成されており導電性を備える。フローティングゲートＦＧ１，ＦＧ２は、ロウ方向に沿う断面形状がほぼ扇形であり、平面状の側面及び底面を備える。フローティングゲートＦＧ１，ＦＧ２の側面は、第１絶縁膜１７ａ，１７ｂを介して凸部１３の側面１３ａ，１３ｂに対向するとともに、第２絶縁膜１８ａ，１８ｂを介してコントロールゲートＣＧに形成された下方に突出した凸部２０に対向している。フローティングゲートＦＧ１，ＦＧ２の底面は、第１絶縁膜１７ａ，１７ｂを介して拡散領域１４ａ，１４ｂに対向している。
コントロールゲートＣＧは、導電性シリコン（アモルファスシリコン又はポリシリコン）によって形成され、前述のワード線ＷＬを構成している。コントロールゲートＣＧの凸部２０の頂面は、第３絶縁膜（ゲート絶縁膜）１９を介してシリコン基板１２の凸部１３の頂面１３ｃに対向しており、凸部２０の側部の一部は、前述のように第２絶縁膜１８ａ，１８ｂを介してフローティングゲートＦＧ１，ＦＧ２の側面に対向している。
ロウ方向に隣接するセルトランジスタ１１間のフローティングゲートＦＧ１，ＦＧ２の間には、絶縁体２１ａ，２１ｂが充填されている。絶縁体２１ａ，２１ｂは、ロウ方向に隣接するフローティングゲートＦＧ１，ＦＧ２を絶縁分離するとともに、フローティングゲートＦＧ１，ＦＧ２の弧状の湾曲面とコントロールゲートＣＧとの間をも絶縁分離している。なお、フローティングゲートＦＧ１，ＦＧ２は、コラム方向に隣接するセルトランジスタ１１の間においても不図示の絶縁体によって絶縁分離されている。上記絶縁膜及び絶縁体は、例えばシリコン酸化物（ＳｉＯ2）によって形成される。
このように構成されたセルトランジスタ１１は、ｎ型拡散領域１４ａ，１４ｂをソース・ドレインとするｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの一種である。拡散領域１４ａ，１４ｂは、一方がソース、他方がドレインであり、電圧設定により互いに切り替え可能である。セルトランジスタ１１は、コントロールゲートＣＧ及びソース・ドレインに所定の電圧が印加されると、凸部１３の頂面１３ｃの表層に反転層が生じることにより、ｎ型領域１５ａ，１５ｂを含む凸部１３の表層全体に電子（電荷粒子）の流路となるチャネルが生成される。
図３は、セルアレイ１０とその周辺回路とからなる半導体記憶装置の構成を示す。アドレスバッファ２は、半導体記憶装置に外部から入力されたアドレス信号を増幅する。コラムデコーダ３は、アドレスバッファ２から出力されるコラムアドレス信号Ｃａをデコードしてビット線ＢＬを選択する。ロウデコーダ４は、アドレスバッファ２から出力されるロウアドレス信号Ｒａをデコードしてワード線ＷＬを選択する。アドレス信号の入力により、セルアレイ１０内の所望のセルトランジスタ１１が選択される。
電圧発生回路５は、データ書き込み、読み出し、消去の各動作時に所定の電圧を発生し、コラムデコーダ３を介して所望のビット線ＢＬにドレイン電圧Ｖｄを印加するとともに、ロウデコーダ４を介して所望のワード線ＷＬにゲート電圧Ｖｇを印加する。また、電圧発生回路５は、前述のシリコン基板１２に基板電圧Ｖｓを印加することができる。
センスアンプ７は、データ読み出し時にビット線ＢＬ（ドレイン）から流れ出た読み出し電流（ドレイン電流）Ｉｄと、基準電流発生回路６から入力された基準電流Ｉｒとを検出して比較する回路であって、比較結果としてデータＤｏｕｔ（“０”又は“１”）を出力する。データＤｏｕｔは、Ｉｄ＜Ｉｒの場合には“０”、Ｉｄ＞Ｉｒの場合には“１”となり、データラッチ８に入力される。
データラッチ８は、入力されたデータＤｏｕｔを保持し、入出力バッファ９を介してデータＤｏｕｔを半導体記憶装置の外部に出力する。一方、データ書き込み時には、入出力バッファ９は半導体記憶装置の外部から入力されるデータＤｉｎを増幅してデータラッチ８に入力し、データラッチ８はこのデータＤｉｎを制御回路２２に入力する。
制御回路２２は、半導体記憶装置の外部から制御信号やデータＤｉｎなどを受け、各動作時において、電圧発生回路５、基準電流発生回路６、データラッチ８等の各部を制御する。なお、図示しないが、周辺回路には外部から電源電圧が供給されている。
図４（Ａ）は、セルトランジスタ１１のデータ書き込み動作を示す。データ書き込みが行われると、フローティングゲートＦＧ１，ＦＧ２のいずれか一方に電子が注入される。例えば、フローティングゲートＦＧ２に電子が注入されるときは、電圧発生回路５によりコラムデコーダ３を介して拡散領域１４ｂに５．０Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａ及びシリコン基板１２が接地されるとともに、ロウデコーダ４を介してコントロールゲートＣＧに３．５Ｖのゲート電圧Ｖｇが印加される。拡散領域１４ａはソース、拡散領域１４ｂはドレインとされる。
印加されたデータ書き込み用電圧（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ）によって凸部１３の頂面１３ｃ付近に反転層が生じ、凸部１３の表層全体にソースからドレインへ電子の流路となるチャネルＣＨが生成される。チャネルＣＨを流れる電子の一部は、ソース・ドレイン間の電位差で加速され、運動量の大きいホットエレクトロンとなる。ホットエレクトロンとなった電子は、第１絶縁膜１７ｂのポテンシャル障壁を乗り越えてフローティングゲートＦＧ２に注入される（経路Ｒ１）。一方、チャネルＣＨにおいてフォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンとなり得なかった電子はドレインへ流れる（経路Ｒ２）。この結果、６００個程度の電子がフローティングゲートＦＧ２に蓄積される。なお、フローティングゲートＦＧ１に電子が注入されるときは、上記とは逆に、拡散領域１４ａがドレイン、拡散領域１４ｂがソースとされる。チャネルＣＨでホットエレクトロンとなった電子は、第１絶縁膜１７ａ，１７ｂの面に対してほぼ垂直に入射するため、フローティングゲートＦＧ１，ＦＧ２への注入効率がよい。
図４（Ａ）は、ソース側のフローティングゲートに電子が蓄積されていない状態からの書き込み動作を示した。ソース側のフローティングゲートに既に電子が蓄積された状態からデータ書き込みを行う場合は、この蓄積電子の電荷によってチャネルＣＨが影響を受け、ドレイン側のフローティングゲートへの電子の注入効率が減少する。この注入効率の減少を補正するには、ゲート電圧Ｖｇを図４（Ａ）の場合より高く設定すればよい。図４（Ｂ）は、フローティングゲートＦＧ２に電子が蓄積された状態からフローティングゲートＦＧ１に電子が注入される様子を示す。このとき、ドレイン電圧Ｖｄは５．０Ｖ、ゲート電圧Ｖｇは４．５Ｖと設定される。フローティングゲートＦＧ１に電子が蓄積された状態からフローティングゲートＦＧ２に電子が注入される場合も同様である。
図５は、セルトランジスタ１１のデータ読み出し動作を示す。データ読み出しは、フローティングゲートＦＧ１，ＦＧ２の電子状態を個別に判定することで行われる。例えば、フローティングゲートＦＧ２の電子状態を判定するとき、拡散領域１４ａに１．２Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ｂ及びシリコン基板１２が接地されるとともに、コントロールゲートＣＧに５．０Ｖのゲート電圧Ｖｇが印加される。拡散領域１４ａはドレイン、拡散領域１４ｂはソースとされる。
印加されたデータ読み出し用電圧（ゲート電圧Ｖｇ，ドレイン電圧Ｖｄ）によって凸部１３の頂面１３ｃ付近に反転層が生じ、凸部１３の表層全体にソースからドレインへ電子の流路となるチャネルＣＨが生成される。ソースから流れ出た電子は、チャネルＣＨを通ってドレインへ流れる。この電子の流れによるドレイン電流（読み出し電流）Ｉｄは、ソース側のフローティングゲートＦＧ２の電荷量によって強く変調されるが、ドレイン側のフローティングゲートＦＧ１の電荷量による変調は小さく無視することができる。これは、フローティングゲートＦＧ１，ＦＧ２とソース・ドレインとの結合容量が大きいことに起因し、ソース側のフローティングゲートＦＧ２はソース電位（接地電位）に結合しているのに対して、ドレイン側のフローティングゲートＦＧ１は電圧が印加されたドレインに結合して電位が上昇していることによる。
ソース側のフローティングゲートＦＧ２に電子が蓄積されている場合、読み出し電流Ｉｄは、蓄積電子によって変調を受け、基準電流発生回路６が発生する基準電流Ｉｒより小さくなる（Ｉｄ＜Ｉｒ）。このとき、センスアンプ７は、データＤｏｕｔ＝“０”を出力する。また、ソース側のフローティングゲートＦＧ２に電子が蓄積されていない場合、読み出し電流Ｉｄは基準電流Ｉｒより大きくなる（Ｉｄ＞Ｉｒ）。このとき、センスアンプ７は、データＤｏｕｔ＝“１”を出力する。なお、フローティングゲートＦＧ１の電子状態を判定するとき、上記とは逆に、拡散領域１４ａはソース、拡散領域１４ｂはドレインとされる。
図６は、セルトランジスタ１１のデータ消去動作を示す。データ消去時には、フローティングゲートＦＧ１，ＦＧ２の蓄積電子は同時にコントロールゲートＣＧへ放出される。消去動作が開始されると、例えば、拡散領域１４ａ，１４ｂはフローティング（浮遊状態）とされ、シリコン基板１２に−８．０Ｖの基板電圧Ｖｓが印加されるとともに、コントロールゲートＣＧに５．０Ｖのゲート電圧Ｖｇが印加される。
フローティングゲートＦＧ１，ＦＧ２は、ソース・ドレイン（シリコン基板１２）に強く容量結合しているので、フローティングゲートＦＧ１，ＦＧ２の電位は、コントロールゲートＣＧの電位よりシリコン基板１２の電位に近い。これによって、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間に、ＦＮトンネリングを引き起こす大きな電位差が生じ、この間の第２絶縁膜１８ａ，１８ｂを介して電子放出が行われる。特に、フローティングゲートＦＧ１，ＦＧ２の角部と、コントロールゲートＣＧの凸部２０の角部との間に電界が集中し、放出される電子の大部分はこの角部間の第２絶縁膜１８ａ，１８ｂを通過する。このように、放出される電子の大部分は小さな面積の第２絶縁膜１８ａ，１８ｂに限って通過するので、電子の通過領域（トンネル領域）に欠陥が存在する可能性は小さい。以上のデータ消去は、ロウ方向に配列された複数のセルトランジスタ１１毎（ワード線ＷＬ毎）に一括して行われる。
なお、データ消去後のフローティングゲートＦＧ１，ＦＧ２の電荷状態を均一にするために、消去実施前においてデータが書き込まれていない（電子が蓄積されていない）フローティングゲートが存在する場合には、該フローティングゲートに対してデータ書き込み（電子注入）を行って、フローティングゲートＦＧ１，ＦＧ２を均一な電子蓄積状態とした上で消去を実施することが好ましい。
また、データ消去後のフローティングゲートＦＧ１，ＦＧ２の電荷状態の極性を正（例えば、５００個程度の電子が過剰に放出された電荷状態）とするように、いわゆる過消去（Over Erasure）を行うことも好ましい。チャネルＣＨはコントロールゲートＣＧに印加されるゲート電圧Ｖｇによって直接的にオン／オフされるので、ゲート電圧Ｖｇが０Ｖであるときに、過消去されたフローティングゲートＦＧ１，ＦＧ２の正電荷でチャネルＣＨが生じることはなく、非選択のセルトランジスタ１１におけるソース・ドレイン間のリーク電流の発生は完全に防止される。
以上のように、セルトランジスタ１１は、２ビットのデータ“（０，０）”，“（０，１）”，“（１，０）”，及び“（１，１）”を書き換え自在に記憶することができる。
次に、図７〜図４７の断面図、及び図４８〜図５２の平面図を用いて本発明の半導体記憶装置の製造方法の一例を示す。セルアレイ１０は、周辺回路等を構成するＣＭＯＳ回路と両立して同一基板上に製造することができる。図７〜図４７の各図はロウ方向に沿う断面であり、セルアレイ１０の一部分と、ＣＭＯＳ回路を構成するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタとを１つずつ示している。なお、図７〜図４７において、その断面より奥に存在する構造物については図示を省略している。
まず、図７に示すように、約１×１０16ｃｍ-3のｐ型不純物（例えば、ボロンＢ+）濃度を有するシリコン基板１２を用意し、シリコン基板１２の表面にシリコン酸化膜（ＳｉＯ2）３０を形成し、さらにこの上にシリコン窒化膜（Ｓｉ3Ｎ4）３１を形成する。なお、シリコン酸化膜３０は熱酸化により、シリコン窒化膜３１はＣＶＤ（Chemical Vapor Deposition）法によって形成する。
次いで、シリコン窒化膜３１の上にフォトレジスト（感光性樹脂）を塗布し、所定のフォトマスク（レチクル）を通して該フォトレジストを露光し現像することにより、図８に示すように、セルアレイ形成領域、ｐ型ＭＯＳトランジスタ形成領域、ｎ型ＭＯＳトランジスタ形成領域の間の分離領域に開口部３２ａ〜３２ｃを有するレジストマスク３２形成する。この後、レジストマスク３２をマスクとしてエッチングを行い、開口部３２ａ〜３２ｃに位置する窒化膜３１を除去し、窒化膜３１をパターニングする。
次いで、レジストマスク３２をアッシング（灰化処理）により除去し、洗浄を行った後、図９に示すように、パターニングされた窒化膜３１をハードマスクとして、酸化膜３０及びシリコン基板１２を順にエッチングし、シリコン基板１２の表面にトレンチ（溝）３３を形成する。この後、熱酸化を行い、図１０に示すように、トレンチ３３の表面に薄いシリコン酸化膜３４を形成する。
図１１に示すように、素子分離用のシリコン酸化物３５を全面に堆積し、トレンチ３３を埋める。堆積された酸化物３５をＣＭＰ（Chemical Mechanical Polishing）法によって研磨し、図１２に示すように表面を平坦化する。この研磨は、窒化膜３１が露呈した時点で停止させる。この後、窒化膜３１を除去するとともに、酸化膜３０及び酸化物３５の表面を平坦化する。
次いで、全面にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図１３に示すように、ｐ型ＭＯＳトランジスタ形成領域に開口部３６ａを有するレジストマスク３６形成する。この状態でレジストマスク３６をマスクとしてシリコン基板１２にｎ型不純物（例えば、リンＰ+）をイオン注入することにより、開口部３６ａの下方にｎ型ウェル領域３７を形成する。
レジストマスク３６をアッシングにより除去し、洗浄を行った後、全面に新たなフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図１４に示すように、セルアレイ形成領域に開口部３８ａを有するレジストマスク３８を形成する。この状態でレジストマスク３８をマスクとしてシリコン基板１２にｐ型不純物（例えば、ボロンＢ+）をイオン注入することにより、シリコン基板１２の表層から深さ３０〜５０ｎｍ程度の位置にｐ型不純物濃度を約１×１０18ｃｍ-3に高めた高濃度層１６を形成する。
レジストマスク３８をアッシングにより除去し、洗浄を行った後、図１５に示すように、酸化膜３０をエッチングによって除去する。この後、熱酸化を行い、図１６に示すように、露呈したシリコン基板１２の表面に、膜厚が１６ｎｍ程度のシリコン酸化膜４０を形成する。さらに、シリコン酸化膜４０の上に、膜厚が５０ｎｍ程度のシリコン窒化膜４１、膜厚が３０ｎｍ程度のシリコン酸化膜４２を順にＣＶＤ法で形成する。
次いで、酸化膜４２の上にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図１７に示すように、セルアレイのビット線形成領域に対応した開口部４３ａを有するレジストマスク４３を形成する。図４８に示すように、セルアレイ形成領域のレジストマスク４３は、ロウ方向に約９０ｎｍの幅Ｗ３を有してコラム方向に帯状に延在しており、この帯状部間の開口がロウ方向に約１３５ｎｍの幅Ｐ３でコラム方向に連続するように配列されてなる。
レジストマスク４３をマスクとして異方性エッチングを行い、開口部４３ａに位置する酸化膜４２を除去して酸化膜４２のパターニングを行った後、レジストマスク４３をアッシングにより除去し洗浄を行う。さらに、パターニングされた酸化膜４２をハードマスクとして窒化膜４１、酸化膜４０、及びシリコン基板１２を順に異方性エッチングし、図１８に示すように、シリコン基板１２にトレンチ（溝）４４を形成する。これにより、シリコン基板１２には、コラム方向（紙面に垂直方向）に連続して延在した凸部１３が形成される。トレンチ４４の深さ（凸部１３の高さ）は約４０ｎｍである。トレンチ４４の横幅はレジストマスク４３の開口幅Ｐ３によって決まり約１３５ｎｍ、ロウ方向に隣接する他のトレンチ４４との間隔（凸部１３の横幅）はレジストマスク４３の上記幅Ｗ３によって決まり約９０ｎｍとなる。
次いで、熱酸化を行い、図１９に示すように、シリコン基板１２の露出面（トレンチ４４の側面及び底面）に膜厚が約４ｎｍのシリコン酸化膜４５を形成する。この後、シリコン基板１２の法線ｎ0に対して約±３０°の角度をなすようにｎ型不純物（例えば、ヒ素Ａｓ+）をイオン注入することで、約２×１０12ｃｍ-3の不純物濃度を有するｎ型領域４６をシリコン基板１２の表層（トレンチ４４の側面及び底面の表層）に形成する。
続いて、図２０に示すように、全面に膜厚が約６ｎｍのシリコン酸化膜４７をＣＶＤ法により形成し、図２１に示すように、酸化膜４７の上に膜厚が約３０ｎｍのシリコン窒化膜４８をＣＶＤ法により形成する。形成された窒化膜４８に対して鉛直方向に異方性エッチングを行い、図２２に示すように、窒化膜４８を凸部１３の左右にサイドウォールとして残留させる。この状態で、サイドウォールに挟まれたシリコン基板１２の表層にｎ型不純物（例えば、ヒ素Ａｓ+）をイオン注入し、約３×１０15ｃｍ-3の高不純物濃度を有するｎ型拡散領域３８を形成する。拡散領域３８は、セルアレイ形成領域に形成されるセルトランジスタのソース・ドレイン（ビット線ＢＬ）となる。
この後、ＲＴＡ（Rapid Thermal Anneal）と呼ばれる熱処理を約１０００℃で約１０秒間実施し、拡散領域３８にイオン注入された不純物を活性化させる。また、図２３に示すように、窒化膜４８をエッチングによって完全に除去した後、さらに約６０秒間、約８５０℃で熱処理を行う。次いで、図２４に示すように、全面を覆っていた酸化膜４５，４７をエッチングによって完全に除去する。
次いで、プラズマ酸化（シリコンに酸素ラジカル（Ｏ*）を作用させて行う酸化）を行い、図２５に示すように、膜厚が約８ｎｍの均一なシリコン酸化膜４９をシリコン基板１２の露出面（拡散領域３８の表面及び凸部１３の側面）に形成する。このプラズマ酸化工程において形成される酸化膜４９は、シリコン基板１２を表面から内部側に３ｎｍ程度浸食するとともに、外部側に５ｎｍ程度膨出するといった挙動を示す。
図２６に示すように、全面にフローティングゲート形成用の導電性シリコン（アモルファスシリコン又はポリシリコン）５０をＣＶＤ法により堆積し、その膜厚を約５０ｎｍとする。図２７に示すように、導電性シリコン５０を鉛直方向に異方性エッチングすることによって酸化膜４２の表面を露呈させるとともに、拡散領域３８の表面上の酸化膜４９の一部を露呈させる。この結果、導電性シリコン５０はロウ方向に分断される。なお、このエッチングにより、残存した導電性シリコン５０の上端の位置を、窒化膜４１の上面より低く、かつ窒化膜４１の下面より高くする。分断された導電性シリコン５０は、凸部１３の左右に残存し、図４９に示すように、コラム方向に連続して延在している。
次いで、全面にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図５０に示すように、セルアレイ形成領域においてロウ方向に帯状に延在した開口部５１ａを有するレジストマスク５１を形成する。セルアレイ形成領域のレジストマスク５１は、コラム方向に約１６２ｎｍの幅Ｗ１を有してロウ方向に帯状に延在しており、この帯状部間の開口がコラム方向に約９０ｎｍの幅Ｐ１でロウ方向に連続するように配列されてなる。
図２８（Ａ）のセルアレイ形成領域は、図５０のＢ−Ｂ線（ワード線形成領域）に沿う断面を示し、図２８（Ｂ）のセルアレイ形成領域は、図５０のＣ−Ｃ線（ワード線分離領域）に沿う断面を示す。以下の製造工程において、図２９〜図３６の各（Ａ）図のセルアレイ形成領域はＢ−Ｂ線に沿う断面を示し、図２９〜図３６の各（Ｂ）図のセルアレイ形成領域はＣ−Ｃ線に沿う断面を示す。
この後、レジストマスク５１をマスクとして、図２９（Ｂ）に示すように、開口部５１ａに位置する導電性シリコン５０をエッチングにより除去し、導電性シリコン５０をコラム方向に分断した後、レジストマスク５１をアッシングにより除去し、洗浄を行う。図５１に示すように、分断された導電性シリコン５０は、コラム方向への幅がレジストマスク５１の幅Ｗ１で決まり約１６２ｎｍ、コラム方向に隣接する他の導電性シリコン５０との間隔がレジストマスク５１の開口幅Ｐ１で決まり約９０ｎｍとなる。このように分断された導電性シリコン５０は、セルアレイ形成領域に形成されるセルトランジスタのフローティングゲートとなる。
次いで、図３０（Ａ），（Ｂ）に示すように、全面に膜厚が約１００ｎｍの高密度プラズマ（ＨＤＰ）酸化膜５２をＣＶＤ法により形成し、形成した酸化膜５２をＣＭＰ法によって研磨し、図３１（Ａ），（Ｂ）に示すように表面を平坦化する。この研磨は、窒化膜４１が露呈した時点で停止させる。この後、図３２（Ａ），（Ｂ）に示すように、ＣＭＰ法による研磨のストッパとして使用された窒化膜４１をエッチングにより除去し、図３２（Ａ）に示すように、導電性シリコン５０の凸部１３側の側面の一部（上端部）を露呈させる。
この状態でプラズマ酸化（ラジカル酸化）を行い、図３３（Ａ）に示すように、導電性シリコン４０の露呈した該側面の一部に膜厚が約１４ｎｍのシリコン酸化膜５３を形成する。このとき、導電性シリコン５０の該側面のうち、酸化膜３０により覆われた部分の一部も同時に酸化される。また、導電性シリコン５０の該側面の上端部（角部）が僅かに丸くなる。なお、このプラズマ酸化の直後にプラズマ窒化（ラジカル窒化）を行い、露呈した酸化膜４０，５２，５３の各表面を浅く窒化してリーク電流の低減を図るようにしてもよい。
次いで、図３４（Ａ），（Ｂ）に示すように、全面にコントロールゲート形成用導電性シリコン（アモルファスシリコン又はポリシリコン）５４をＣＶＤ法により堆積し、堆積した導電性シリコン５４の表面をＣＭＰ法で平坦化した後、さらに導電性シリコン５４の上にシリコン酸化膜５５をＣＶＤ法により形成する。なお、シリコン酸化膜５５に代えてシリコン窒化膜を形成するようにしてもよい。
続いて、酸化膜５５の上にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図３５（Ａ），（Ｂ）に示すように、ＣＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタ）のゲート形成領域、及びセルアレイ形成領域におけるワード線形成領域にレジストを残したレジストマスク５６を形成する。図５２に示すように、セルアレイ形成領域のレジストマスク５６は、コラム方向に約９０ｎｍの幅Ｗ２を有してロウ方向に帯状に延在しており、この帯状部間の開口がコラム方向に約１６２ｎｍの幅Ｐ２でロウ方向に連続するように配列されている。セルアレイ形成領域におけるレジストマスク５６は、コラム方向に関して導電性シリコン５０の上方に重なるように形成されている。
上記幅Ｗ２は、導電性シリコン５０の幅Ｗ１より小さく、コラム方向の両側から導電性シリコン５０がほぼ等しい長さ（（Ｗ１−Ｗ２）÷２＝３６ｎｍ）だけはみ出している。レジストマスク５６の形成位置は、コラム方向に３６ｎｍ以内、最小設計ルールの９０ｎｍに対しては４０％以内の誤差が許容される。図３５（Ａ）のセルアレイ形成領域は同図のＢ−Ｂ線に沿った断面を示し、図３５（Ｂ）のセルアレイ形成領域は図５２のＣ−Ｃ線に沿った断面を示す。
この後、レジストマスク５６をマスクとしてエッチングを行い、開口部５６ａ（ＣＭＯＳトランジスタ形成領域のゲート形成領域外、及びセルアレイ形成領域のワード線間分離領域）のに位置する酸化膜５５を除去して酸化膜５５のパターニングを行った後、レジストマスク５６をアッシングにより除去し洗浄を行う。さらに、パターニングした酸化膜５５をハードマスクとしてエッチングを行い、図３６（Ａ），（Ｂ）に示すように、ＣＭＯＳトランジスタ形成領域のゲート形成領域外、及びセルアレイ形成領域のワード線間分離領域の導電性シリコン５４を除去する。こうして、ＣＭＯＳトランジスタ形成領域に残存した導電性シリコン５４は、形成されるＣＭＯＳトランジスタのゲートとなり、セルアレイ形成領域においてコラム方向に分離された導電性シリコン５４は、ワード線（コントロールゲート）となる。
以下に示す図３９〜図４７のセルアレイ形成領域は、図１のＡ−Ａ線に沿った断面を示す。上記のようにセルアレイ形成領域の導電性シリコン５４を分離してワード線を形成した後、全面にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図３７に示すように、ｎ型ＭＯＳトランジスタ形成領域に対応した開口部５８ａを有するレジストマスク５８を形成する。このレジストマスク５８をマスクとしてｎ型不純物（例えば、ヒ素Ａｓ+）をイオン注入することにより、ｐ型のシリコン基板１２の表層に低濃度の浅いｎ型領域５９を形成する。
レジストマスク５８をアッシングにより除去し洗浄を行った後、全面にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図３８に示すように、ｐ型ＭＯＳトランジスタ形成領域に対応した開口部６０ａを有するレジストマスク６０を形成する。このレジストマスク６０をマスクとしてｐ型不純物（例えば、ボロンＢ+）をイオン注入することにより、ｎ型ウェル領域３７の表層に低濃度の浅いｐ型領域６１を形成する。
レジストマスク６０をアッシングにより除去し洗浄を行った後、図３９に示すように、全面にシリコン酸化膜６２を形成し、酸化膜６２，５５を異方性エッチングすることにより、図４０に示すように、酸化膜６２をＣＭＯＳトランジスタ形成領域の導電性シリコン５４の側部にサイドウォールとして残留させる。このとき、ＣＭＯＳトランジスタ形成領域の酸化膜４０もエッチングされ、同図に示すように、ｎ型領域５９及びｐ型領域６１の表面が部分的に露呈する。各導電性シリコン５４の下に残存した酸化膜４０は、形成されるＣＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタ）のゲート絶縁膜となる。
続いて、全面にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図４１に示すように、ｎ型ＭＯＳトランジスタ形成領域に対応した開口部６３ａを有するレジストマスク６３を形成する。このレジストマスク６３をマスクとしてｎ型不純物（例えば、リンＰ+）をイオン注入することにより、シリコン基板１２の表層にｎ型領域５９より深い高濃度のｎ型拡散領域６４を形成する。拡散領域６４は、形成されるｎ型ＭＯＳトランジスタのソース・ドレインとなる。
レジストマスク６３をアッシングにより除去し洗浄を行った後、全面にフォトレジストを塗布し、所定のフォトマスクを通して該フォトレジストを露光し現像することにより、図４２に示すように、ｐ型ＭＯＳトランジスタ形成領域に対応した開口部６５ａを有するレジストマスク６５を形成する。このレジストマスク６５をマスクとしてｐ型不純物（例えば、ボロンＢ+）をイオン注入することにより、ｎ型ウェル領域３７の表層にｐ型領域６１より深い高濃度のｐ型拡散領域６６を形成する。拡散領域６６は、形成されるｐ型ＭＯＳトランジスタのソース・ドレインとなる。
レジストマスク６５をアッシングにより除去し洗浄を行った後、、熱処理を行い、ｎ型拡散領域６４、ｎ型領域５９、ｐ型拡散領域６６、及びｐ型領域６１にイオン注入された不純物を活性化させる。次いで、図４３に示すように、全面に薄いコバルト（Ｃｏ）膜６７を形成し、熱処理を行う。これにより、コバルト膜６７は、導電性シリコン５４又はシリコン基板１２に接触している部分で反応を起こし、コバルトシリサイド（ＣｏＳｉ）となる。コバルト膜６７の未反応部分を溶解させて除去すると、図４４に示すように、導電性シリコン５４とシリコン基板１２（拡散領域６４，６６）との表層にシリサイド層６８が形成される。
次いで、図４５に示すように、全面にシリコン酸化膜６９をＣＶＤ法により形成し、形成された酸化膜６９の表面をＣＭＰ法で平坦化する。この後、レジストマスク（不図示）を形成してエッチングを行うことにより、図４６に示すように、複数のコンタクトホール７０を形成し、各コンタクトホール７０からシリサイド層６８を露呈させる。
この後、全面にタングステンを堆積し、ＣＭＰ法で表面を研磨することによって、各コンタクトホール７０にタングステンを埋め込み、図４７に示すように、タングステンプラグ７１を形成する。次いで、アルミ（Ａｌ）膜を蒸着し、形成されたアルミ膜をパターニングして、各タングステンプラグ７１に接続するようにアルミ電極パターン７２を形成する。そして、アルミ電極パターン７２を埋めるようにシリコン酸化膜７３を全面に形成し、その上にシリコン窒化膜などの保護膜７４を形成する。このようにして、同図に示すように、セルアレイ１０、及びＣＭＯＳトランジスタ（ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタ）からなる半導体記憶装置が完成する。
なお、セルアレイ１０のワード線間分離領域（Ｃ−Ｃ線上）は、上記製造工程から明らかなように、酸化膜６９、酸化膜７３、及び保護膜７４が順に酸化膜４０，５２の上に積層されている。
セルアレイ形成領域には、酸化膜４９が前述の第１絶縁膜１７ａ，１７ｂ、酸化膜５３が前述の第２絶縁膜１８ａ，１８ｂ、酸化膜４０が前述の第３絶縁膜１９、酸化膜５２が前述の絶縁体２１ａ，２１ｂ、拡散領域３８が前述の拡散領域１４ａ，１４ｂ（ビット線ＢＬ）、ｎ型領域４６が前述のｎ型領域１５ａ，１５ｂ、導電性シリコン５０が前述のフローティングゲートＦＧ１，ＦＧ２、導電性シリコン５４が前述のコントロールゲートＣＧ（ワード線ＷＬ）と対応してなる図２に示したセルトランジスタ１１が形成される。
上記製造工程では、フローティングゲートＦＧ１，ＦＧ２とワード線ＷＬとをコラム方向においてセルフアラインプロセスを用いずに形成した。つまり、導電性シリコン５０をエッチングしてフローティングゲートＦＧ１，ＦＧ２を形成した後、これを酸化膜５２で覆い、酸化膜５２の上に形成した導電性シリコン５４の上方に酸化膜５５を介してレジストマスク５６を形成し、レジストマスク５６に基づいて導電性シリコン５４をパターニングすることによりワード線ＷＬを形成した。従って、セルトランジスタ１１の動作に係わる酸化膜４９，５３，４０（第１〜第３絶縁膜）が製造時に他の酸化膜のエッチングによってダメージを受けることはない。
上記製造方法で形成されたフローティングゲートＦＧ１，ＦＧ２は、図１に示すごとく幅Ｗ１をもってシリコン基板１２（拡散領域１４ａ，１４ｂ及びｎ型領域１５ａ，１５ｂ）と対向するのに対し、幅Ｗ２をもってコントロールゲートＣＧと対向している。本実施形態では、幅Ｗ１が幅Ｗ２より大きいので、幅Ｗ１と幅Ｗ２とが等しい場合（従来例）と比べて、フローティングゲートＦＧ１，ＦＧ２の結合比（コントロールゲートＣＧとの結合容量ＣCFをシリコン基板１２との結合容量ＣSFで割った値）が低下する。この結合比の低下は、フローティングゲートＦＧ１，ＦＧ２がシリコン基板１２、すなわちソース・ドレインに強く結合することを意味し、セルトランジスタ１１のデータ読み出し時の電流ウィンドウ（Ｄｏｕｔが“０”の場合と“１”の場合とでの読み出し電流Ｉｄの差）を拡大し、また、データ消去時に必要な印加電圧を低下させる（フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間の電位差が拡大するため）といった効果を導く。
また、図５３は、１つのセルトランジスタ１１が占める面積を示す平面図である。セルトランジスタ１１は矩形の領域を占め、ロウ方向に沿った辺の長さＬ１は、“Ｌ１＝Ｗ３＋Ｐ３”と表され、コラム方向に沿った辺の長さＬ２は、“Ｌ２＝Ｗ１＋Ｐ１（＝Ｗ２＋Ｐ２）”と表される。上記のようにＷ３＝９０ｎｍ，Ｐ３＝１３５ｎｍ，Ｗ１＝１６２ｎｍ，Ｐ１＝９０ｎｍとし、最小設計ルールを９０ｎｍ（これをＦと定義する）とした場合には、Ｌ１＝２２５ｎｍ＝２．５Ｆ，Ｌ２＝２５２ｎｍ＝２．８Ｆとなる。従って、１つのセルトランジスタ１１が占める面積は７．０Ｆ2となる。また、セルトランジスタ１１は２ビット以上のデータを記憶することができるため、１セルトランジスタあたり２ビットとしたとき、１ビット当りの占める面積は３．５Ｆ2となる。
上記実施形態では、セルアレイ１０及びｎ型ＭＯＳトランジスタをｐ型のシリコン基板１２上に形成し、ｐ型ＭＯＳトランジスタをシリコン基板１２内に設けたｎ型ウェル領域３７内に形成するようにしたが、本発明はこれに限られるものではなく、シリコン基板１２内にｐ型ウェル領域を設け、このｐ型ウェル領域内にセルアレイ１０及び／又はｎ型ＭＯＳトランジスタを形成するようにしてもよい。例えば、上記図１４の工程に先立って、レジストマスク３８をマスクとしてｐ型不純物をシリコン基板１２に深く注入し、該ｐ型ウェル領域を形成するようにしてもよい。
また、上記実施形態では、シリコン基板１２の導電型（一導電型）をｐ型、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｎ型として、セルトランジスタ１１を構成したが、本発明はこれに限られるものではなく、上記導電型をすべて反転させ、シリコン基板１２の導電型（一導電型）をｎ型、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｐ型として、セルトランジスタ１１を構成するようにしてもよい。
また、上記実施形態で示した半導体記憶装置の製造方法の工程順序、及び製造条件は代表的な一例に過ぎず、本発明の要旨を変更しない限り適宜変更してもよい。例えば、上記図１３及び図１４に示す工程の順序を逆転させ、高濃度層１６を形成した後に、ｎ型ウェル領域３７を形成するようにしてもよい。
また、上記実施形態でセルアレイ１０と同一基板上に製造したＣＭＯＳ回路としては、図３に示した周辺回路の他に、ＳＲＡＭ（Static Random Access Memory）やＦＰＧＡ（Field Programmable Gate Array）などの半導体回路も含む。
メモリセルアレイの構成を示す平面図である。 図１のＡ−Ａ線に沿うセルトランジスタの断面図である。 半導体記憶装置の電気的構成を示すブロック図である。 セルトランジスタのデータ書き込み動作を説明する図である。 セルトランジスタのデータ読み出し動作を説明する図である。 セルトランジスタのデータ消去動作を説明する図である。 半導体記憶装置の製造工程を示す断面図（その１）である。 半導体記憶装置の製造工程を示す断面図（その２）である。 半導体記憶装置の製造工程を示す断面図（その３）である。 半導体記憶装置の製造工程を示す断面図（その４）である。 半導体記憶装置の製造工程を示す断面図（その５）である。 半導体記憶装置の製造工程を示す断面図（その６）である。 半導体記憶装置の製造工程を示す断面図（その７）である。 半導体記憶装置の製造工程を示す断面図（その８）である。 半導体記憶装置の製造工程を示す断面図（その９）である。 半導体記憶装置の製造工程を示す断面図（その１０）である。 半導体記憶装置の製造工程を示す断面図（その１１）である。 半導体記憶装置の製造工程を示す断面図（その１２）である。 半導体記憶装置の製造工程を示す断面図（その１３）である。 半導体記憶装置の製造工程を示す断面図（その１４）である。 半導体記憶装置の製造工程を示す断面図（その１５）である。 半導体記憶装置の製造工程を示す断面図（その１６）である。 半導体記憶装置の製造工程を示す断面図（その１７）である。 半導体記憶装置の製造工程を示す断面図（その１８）である。 半導体記憶装置の製造工程を示す断面図（その１９）である。 半導体記憶装置の製造工程を示す断面図（その２０）である。 半導体記憶装置の製造工程を示す断面図（その２１）である。 半導体記憶装置の製造工程を示す断面図（その２２）である。 半導体記憶装置の製造工程を示す断面図（その２３）である。 半導体記憶装置の製造工程を示す断面図（その２４）である。 半導体記憶装置の製造工程を示す断面図（その２５）である。 半導体記憶装置の製造工程を示す断面図（その２６）である。 半導体記憶装置の製造工程を示す断面図（その２７）である。 半導体記憶装置の製造工程を示す断面図（その２８）である。 半導体記憶装置の製造工程を示す断面図（その２９）である。 半導体記憶装置の製造工程を示す断面図（その３０）である。 半導体記憶装置の製造工程を示す断面図（その３１）である。 半導体記憶装置の製造工程を示す断面図（その３２）である。 半導体記憶装置の製造工程を示す断面図（その３３）である。 半導体記憶装置の製造工程を示す断面図（その３４）である。 半導体記憶装置の製造工程を示す断面図（その３５）である。 半導体記憶装置の製造工程を示す断面図（その３６）である。 半導体記憶装置の製造工程を示す断面図（その３７）である。 半導体記憶装置の製造工程を示す断面図（その３８）である。 半導体記憶装置の製造工程を示す断面図（その３９）である。 半導体記憶装置の製造工程を示す断面図（その４０）である。 半導体記憶装置の製造工程を示す断面図（その４１）である。 図１７のセルアレイ形成領域を示す平面図である。 図２７のセルアレイ形成領域を示す平面図である。 図２８のセルアレイ形成領域を示す平面図である。 図２９のセルアレイ形成領域を示す平面図である。 図３６のセルアレイ形成領域を示す平面図である。 １つのセルトランジスタが占める面積を示す平面図である。 従来の半導体記憶装置のセルアレイを示す平面図である。 図５４のＤ−Ｄ線に沿う従来のセルトランジスタの断面図である。
符号の説明
１０ セルアレイ
１１ セルトランジスタ
１２ シリコン基板（半導体基板）
１３ 凸部
１３ａ，１３ｂ 側面
１３ｃ 頂面
１４ａ，１４ｂ ｎ型拡散領域（反対導電型領域）
１５ａ，１５ｂ ｎ型領域
１６ 高濃度領域
１７ａ，１７ｂ 第１絶縁膜
１８ａ，１８ｂ 第２絶縁膜
１９ 第３絶縁膜
２０ 凸部
２１ａ，２１ｂ 絶縁体
ＣＧ コントロールゲート
ＦＧ１，ＦＧ２ フローティングゲート
ＢＬ ビット線
ＷＬ ワード線

Claims (15)

  1. 上方に突出し第１方向に延在した帯状の凸部と、前記凸部を挟む表層に形成され、ソース又はドレインとして機能する一対の帯状の反対導電型領域とを有する一導電型半導体基板と、
    前記反対導電型領域の一部及び前記凸部の両側面に絶縁膜を介して対向し、導電性を有し電気的に孤立した一対のフローティングゲートと、
    前記凸部及び前記一対のフローティングゲートの上に絶縁膜を介して形成され、前記第１方向に垂直な第２方向に延在した帯状のコントロールゲートと、
    からなるセルトランジスタが、前記第１及び第２方向に沿って２次元マトリクス状に複数配列されてなる半導体記憶装置において、
    前記第１方向に関して、前記一対のフローティングゲートの幅が、前記コントロールゲートの幅より大きいことを特徴とする半導体記憶装置。
  2. 前記コントロールゲートは、下方に突出した凸部を備えており、該凸部の頂面は絶縁膜を介して前記半導体基板の凸部の頂面に対向していることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記フローティングゲートは、前記半導体基板と前記コントロールゲートとに容量結合し、前記半導体基板との間で生じる結合容量が、前記コントロールゲートとの間で生じる結合容量より大きいことを特徴とする請求項１又は２記載の半導体記憶装置。
  4. 前記フローティングゲートは、前記半導体基板の凸部の側面、及び前記コントロールゲートの凸部の側面に絶縁膜を介して対向する側面を有することを特徴とする請求項２又は３記載の半導体記憶装置。
  5. 前記第２方向に隣接する２つの前記セルトランジスタは、１つの前記反対導電型領域を共有していることを特徴とする請求項１ないし４いずれか記載の半導体記憶装置。
  6. 前記第１方向に配列された複数の前記セルトランジスタは、前記一対の反対導電型領域を共有していることを特徴とする請求項１ないし５いずれか記載の半導体記憶装置。
  7. 前記第２方向に配列された複数の前記セルトランジスタの前記コントロールゲートが電気的に一体に形成されていることを特徴とする請求項１ないし６いずれか記載の半導体記憶装置。
  8. 前記半導体基板の凸部の各側面の表層には、反対導電型不純物が注入されていることを特徴とする請求項１ないし７いずれか記載の半導体記憶装置。
  9. 前記半導体基板中の前記一対の反対導電型領域の間には、一導電型不純物の濃度が高められた高濃度領域が形成されていることを特徴とする請求項１ないし８いずれか記載の半導体記憶装置。
  10. 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用又は読み出し用の電圧を印加したとき、前記半導体基板の凸部の各側面及び頂面の表層にチャネルが生成されることを特徴とする請求項１ないし９いずれか記載の半導体記憶装置。
  11. 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して書き込み用の電圧を印加したとき、前記チャネルに流れる電荷粒子の一部がドレイン側の前記フローティングゲートに注入されることを特徴とする請求項１ないし１０いずれか記載の半導体記憶装置。
  12. 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して読み出し用の電圧を印加したとき、前記チャネルに流れる電流がソース側の前記フローティングゲートの電荷量に応じて変調されることを特徴とする請求項１ないし１１いずれか記載の半導体記憶装置。
  13. 前記セルトランジスタの前記コントロールゲートと前記一対の反対導電型領域とに対して消去用の電圧を印加したとき、前記一対のフローティングゲートに蓄積された電荷粒子が前記コントロールゲートに放出されることを特徴とする請求項１ないし１２いずれか記載の半導体記憶装置。
  14. 請求項１ないし１３いずれか記載の半導体記憶装置の製造方法であって、
    前記第１方向に延在する前記半導体基板の凸部の各側面に沿うように絶縁膜を介して形成した帯状の第１導電性材料を前記第１方向に分断することで前記一対のフローティングゲートを形成する第１工程と、
    この第１工程の後に、全面に絶縁膜を介して堆積した第２導電性材料を、前記第２方向に延在する帯状のレジストマスクに基づいてパターニングすることで前記コントロールゲートを形成する第２工程とを含み、
    前記第１方向に関して、前記第２工程で用いられる前記レジストマスクの幅が、前記第１第工程で形成される前記一対のフローティングゲートの幅より小さいことを特徴とする半導体記憶装置の製造方法。
  15. 前記第２工程において、全面に堆積した前記第２導電性材料の上に絶縁膜を介して前記レジストマスクを形成し、前記第２導電性材料上の前記絶縁膜をパターニングした後、前記レジストマスクを除去し、パターニングされた前記絶縁膜をハードマスクとして前記第２導電性材料をパターニングすることを特徴とする請求項１４記載の半導体記憶装置の製造方法。
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