KR100871983B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
실시예들은 비휘발성 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 메모리 소자의 제조 방법은, 실리콘 기판 상부에 메모리 셀을 격리하는 소자 격리 패턴들을 형성하는 단계, 상기 소자 격리 패턴들 사이에 위치하는 메모리 셀 영역에 선택적으로 경사 이온 주입하여 고농도 제 2형 이온 주입 영역들을 형성하는 단계, 상기 고농도 제 2형 이온 주입 영역들이 형성된 상기 메모리 셀 영역에 고농도 제 1형 이온 주입 영역을 형성하는 단계, 상기 고농도 제 1형 및 제 2형 이온 주입 영역들을 덮는 절연막 패턴을 형성하는 단계, 및 상기 고농도 제 1 형 이온 주입 영역과 교차하며 상기 절연막 패턴 상에 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
비휘발성 반도체 메모리 소자, PN 다이오드
Description
실시예들은 비휘발성 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입/출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지하는 비휘발성(nonvolatile)이면서 데이터의 입/출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분된다.
상기 ROM 제품은 ROM, PROM(programmable ROM), EPROM(erasable PROM) 및 EEPROM(electrically EPROM)으로 분류할 수 있는데, 이러한 ROM 제품중에서 전기적 방법으로 데이터를 프로그램(program) 및 이레이즈(erase) 할 수 있는 EEPROM에 대한 수요가 증가하고 있는 추세이다.
상기 EEPROM이나 일괄 이레이즈(erase) 기능을 갖는 플래쉬 EEPROM은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택형 게이트 구조를 갖는다. 플래쉬 메모리 셀은 노트북(notebook), PDAs, 셀룰러 폰(cellular phone) 등의 이동형 전자소자(portable electronics)와 컴퓨터 BIOS 및 프린터 등에 널리 사용된다.
이와 같은 비휘발성 반도체 메모리 소자는 채널 폭(channel length)이 짧아지면서, 단채널 효과에 의한 문제를 개선하기 위하여 여러 가지 구조가 제안되고 있다.
실시예는 FN 터널링과 밴드 투 밴드 터널링을 이용하여 프로그램과 이레이즈 시 전력 소모를 줄일 수 있는 새로운 구조의 비휘발성 반도체 메모리 소자를 제공한다.
실시예는 경사 이온 주입을 이용한 PN 다이오드 구조의 비휘발성 반도체 메모리 소자로써 경사 이온주입공정을 이용하여 국부적으로 높게 도핑하여 프로그램 동작의 성능 및 속도를 향상시키고 기존의 비휘발성 반도체 메모리 소자보다 전력소모를 크게 줄일 수 있는 비휘발성 반도체 메모리 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 메모리 소자는, 실리콘 기판 상에 형성된 소자 격리 패턴들,
상기 소자 격리 패턴들 사이의 실리콘 기판에 형성된 고농도 제 1형 이온 주입 영역,
상기 고농도 제 1형 이온 주입 영역 아래에 형성되며 모서리 양측에 형성된 고농도 제 2형 이온 주입 영역들,
상기 고농도 제 1형 이온 주입 영역을 덮는 절연막 패턴, 및
상기 절연막 패턴 상에 형성되며 상기 고농도 제 1형 이온 주입 영역과 교차 하는 배선을 포함한다.
실시예에 따른 반도체 메모리 소자의 제조 방법은, 실리콘 기판 상부에 메모리 셀을 격리하는 소자 격리 패턴들을 형성하는 단계,
상기 소자 격리 패턴들 사이에 위치하는 메모리 셀 영역에 선택적으로 경사 이온 주입하여 고농도 제 2형 이온 주입 영역들을 형성하는 단계,
상기 고농도 제 2형 이온 주입 영역들이 형성된 상기 메모리 셀 영역에 고농도 제 1형 이온 주입 영역을 형성하는 단계,
상기 고농도 제 1형 및 제 2형 이온 주입 영역들을 덮는 절연막 패턴을 형성하는 단계, 및
상기 고농도 제 1 형 이온 주입 영역과 교차하며 상기 절연막 패턴 상에 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체 메모리 소자는 FN 터널링과 밴드 투 밴드 터널링을 이용함으로써 비휘발성 메모리 소자의 프로그램과 이레이즈 시 전력 소모를 줄일 수 있는 효과가 있다.
실시예는 비휘발성 반도체 메모리 소자에서 무거운 이온을 이용한 경사 이온 주입으로 국부적으로 도핑함으로써 프로그램 동작의 성능 및 속도가 증가되는 효과가 있다.
실시예는 경사 이온주입공정을 이용하여 국부적으로 높은 도핑농도를 가지는 PN 다이오드를 이용한 비휘발성 반도체 메모리 소자로써 기존의 트랜지스터형 비휘발성 반도체 메모리소자 (예: NOR, NAND 플래시 메모리 소자 및 SONOS 등) 에서 가지는 여러 문제점을 극복할 수 있을 것으로 기대된다.
실시예는 트랜지스터형 비휘발성 메모리 반도체 소자에서 소자의 크기가 점점 작아짐에 따라서 발생하는 펀치 쓰루 현상에 의한 누설전류의 증가 및 프로그램 및 리드 동작시의 높은 전력소모, 이웃한 메모리 셀의 간섭현상 등의 문제를 해결할 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 마스크에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면을 참조로 하여 실시예들에 따른 반도체 패키지 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 비휘발성 반도체 메모리 셀 어레이의 일부를 보여주는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 보는 단면도이다.
실시예에 따른 비휘발성 메모리 셀 어레이(100)는 PN 다이오드 구조를 이용한 전하 트래핑(trapping) 비휘발성 메모리 소자를 포함할 수 있다.
도 1 및 도 2에 도시한 바와 같이, 실시예에 따른 비휘발성 반도체 메모리 소자는 반도체 기판(102) 상에 웰 바이어스(well bias)를 공급하는 웰 탭(well tap) 영역(110), 비트 라인(bit line), 워드 라인(word line)(114) 및 소자 격리 패턴(104)들을 포함한다.
상기 비트 라인은 실리콘 기판에 형성된 고농도 제 1형 이온 주입 영역(108)으로 이루어질 수 있다.
예를 들어, 상기 소자 격리 패턴(104)들은 셀로우 트랜치 격리(shallow trench isolation) 패턴을 포함할 수 있다. 상기 소자 격리 패턴(104)들 사이에는 메모리 셀이 형성될 수 있다.
상기 고농도 제1형 이온 주입 영역(108)과 상기 워드 라인(114)은 서로 교차하며 배치되어 있고, 상기 웰 탭 영역(110)은 상기 메모리 셀 어레이(100)의 주변에 형성될 수 있다.
상기 비트 라인의 역할을 하는 상기 고농도 제 1형 이온 주입 영역(108)과 상기 워드 라인(114) 및 웰 탭 영역(110)에는 콘택(122)이 형성되어 있으며, 각 콘택(122)을 통하여 상기 비트 라인에는 비트 전압이, 상기 워드 라인에는 워드 전압이, 상기 웰 탭 영역에는 웰 바이어스 전압이 공급될 수 있다.
상기 소자 격리 패턴(104)에 의해 정의되는 상기 반도체 기판(102) 상의 액티브 영역에는 메모리 셀이 형성된다.
상기 소자 격리 패턴(104)은 트렌치(trench)의 일부만 매립되어 상기 트렌치의 측벽의 일부를 드러낼 수 있다. 즉, 상기 액티브 영역의 상면뿐 아니라 측면의 일부도 드러날 수 있다.
상기 액티브 영역 상부에 고농도 제 1형 이온이 주입되어 상기 제 1형 이온 주입 영역(108)이 형성된다.
상기 제 1형 이온은 N형 이온일 수 있다. 상기 N형 이온은 예를 들어, As, P, Sb 중 적어도 하나일 수 있다.
상기 고농도 제 1형 이온 주입 영역(108)은 상기 비트 라인일 수도 있다.
상기 고농도 제 1형 이온 주입 영역(108) 아래에는 상기 액티브 영역의 양측 모서리를 따라 형성되며 고농도 제 2형 이온이 주입되어 형성된 고농도 제 2형 이온 주입 영역(106)이 형성되어 있다.
상기 액티브 영역의 양측 모서리에 형성된 고농도 제 2 형 이온 주입 영역(106)들은 서로 이격될 수도 있고 이격되지 않을 수도 있다.
상기 제 2형 이온은 P형 이온일 수 있다. 상기 P형 이온은 예를 들어, B, BF2, In 중 적어도 하나일 수 있다. 특히, 국부적으로 높은 도핑농도를 가지는 PN 다이오드를 형성하기 위해서는 후속 열공정에 의한 이온 주입된 불순물의 확산을 최대한 억제해야 함으로 상기 예들 중에서 상기 제 2형 이온은 상대적으로 무거운 원소를 선택할 수도 있다.
상기 고농도 제 1형 및 상기 제 2형 이온 주입 영역들(108, 106) 하부의 상기 반도체 기판(102)은 제 2형 웰이 형성될 수도 있다.
상기 제 2형 웰은 상기 반도체 기판(102)에 고농도 제2형 이온이 주입되어 형성된 웰 탭 영역(110)으로부터 웰 바이어스 전압을 인가받을 수도 있다.
상기 제 2형 이온은 P형 이온일 수 있다. 상기 P형 이온은 예를 들어, B, BF2, In 중 적어도 하나일 수 있다.
상기 워드 라인(114)과 상기 반도체 기판(102) 사이에는 절연막 패턴(112)이 형성되어 있다.
상기 절연막 패턴(112)은 ONO막일 수 있다. 예를 들어, 상기 ONO막은 상기 반도체 기판 상에 형성된 하부 산화막과, 상기 하부 산화막 상에 형성되며 전하 트랩층인 질화막과, 상기 질화막 상에 형성된 상부 산화막을 포함한다. 여기서, 상기 질화막은 핫 홀(hot hole)이 트랩되는 부분이다.
상기 ONO막 상에는 워드 라인(114)이 형성되어 있다.
상기 워드 라인(114)은 도핑된 폴리 실리콘(doped poly silicon), TaN, TiN, W 및 Ta 중 적어도 하나를 포함한다.
한편, 상기 제 1형 이온은 P형 이온이고, 상기 제 2형 이온은 N형 이온일 수도 있다.
실시예에 따른 반도체 메모리 소자는 FN 터널링과 밴드 투 밴드 터널링을 이용함으로써 비휘발성 메모리 소자의 프로그램과 이레이즈시 전력 소모를 줄일 수 있는 효과가 있다.
실시예는 비휘발성 반도체 메모리 소자에서 무거운 이온을 이용한 경사 이온 주입으로 국부적으로 도핑함으로써 프로그램 동작의 성능 및 속도가 증가될 수 있다.
실시예는 경사 이온주입공정을 이용하여 국부적으로 높은 도핑농도를 가지는 PN 다이오드를 이용한 비휘발성 반도체 메모리 소자로써 기존의 트랜지스터형 비휘발성 반도체 메모리소자 (예: NOR, NAND 플래시 메모리 소자 및 SONOS 등) 에서 가지는 여러 문제점을 극복할 수 있을 것으로 기대된다.
실시예는 트랜지스터형 비휘발성 메모리 반도체 소자에서 소자의 크기가 점점 작아짐에 따라서 발생하는 펀치 쓰루 현상에 의한 누설전류의 증가 및 프로그램 및 리드 동작시의 높은 전력소모, 이웃한 메모리 셀의 간섭현상 등의 문제를 해결할 수 있다.
도 3 내지 도 7은 실시예에 따른 비휘발성 반도체 메모리 소자를 제조하는 공정을 보여주는 단면도들이다.
도 3에 도시한 바와 같이, 반도체 기판(102)에 예비 소자 격리 패턴(104a)을 형성한다.
상기 소자 격리 패턴은 예를 들어, STI(shallow trench isolation) 공정을 이용하여 형성한 셀로우 트렌치 격리 패턴일 수 있다.
상기 예비 소자 격리 패턴(104a)은 일정 간격으로 형성되어 메모리 셀을 격리하는 역할을 할 수 있다.
상기 반도체 기판(102)을 소정 두께로 식각하여 트렌치를 형성하고, 상기 트렌치에 소자 격리 물질인 산화막을 채울 수 있도록 상기 반도체 기판(102) 전면에 충분한 두께로 상기 산화막을 형성한다.
상기 산화막은 화학적기계적연마 방법으로 연마되어 상기 트렌치 내에만 매립된 상기 예비 소자 격리 패턴(104a)을 형성할 수 있다.
상기 예비 소자 격리 패턴(104a)이 형성되지 않은 반도체 기판(102)의 액티브 영역에는 메모리 셀 구조가 형성될 수 있다.
상기 예비 소자 격리 패턴(104a)이 형성된 상기 반도체 기판(102)에 저농도의 제 2형 이온을 주입하여 제 2형 웰을 형성할 수 있다.
이와 달리, 상기 반도체 기판(102)에 저농도의 제 2형 이온을 주입한 다음에 상기 반도체 기판(102)에 소자 격리 패턴을 형성할 수도 있다.
도 4에 도시한 바와 같이, 상기 예비 소자 격리 패턴(104a)의 일부가 소정 제거되어 소자 격리 패턴(104)을 형성할 수 있다. 상기 소자 격리 패턴(104)의 일부가 제거됨으로써 상기 소자 격리 패턴(104)들 사이의 액티브 영역의 측면의 일부가 드러날 수 있다. 즉, 상기 액티브 영역의 모서리가 드러난다.
상기 소자 격리 패턴(104)의 상부면은 상기 액티브 영역의 상부면보다 아래에 있다.
상기 소자 격리 패턴(104)의 산화막은 습식 식각이나, RIE(Reactive Ion Etch)법으로 식각될 수 있다.
도 5에 도시한 바와 같이, 상기 반도체 기판(102)에 PN 다이오드 구조를 형성하기 위해서 제 2형 이온을 선택적으로 경사 이온 주입(tilted ion implantation)하여 상기 반도체 기판의 액티브 영역의 양측 모서리에 고농도 제 2형 이온 주입 영역(106)들을 형성한다.
상기 경사 이온 주입의 경사 각도는 상기 반도체 기판(102)으로부터 0도~90도 경사 각도일 수 있다.
상기 액티브 영역의 일측 모서리에 형성된 고농도 제 2형 이온 주입 영역(106)과 상기 액티브 영역의 타측 모서리에 형성된 고농도 제 2형 이온 주입 영역(106)은 서로 이격될 수도 있고 연결될 수도 있다. 상기 고농도 제 2형 이온 주입 영역(106)은 상기 반도체 기판(102) 상면의 일부와 상기 반도체 기판(102)의 측면 일부로부터 소정 깊이로 형성된다.
상기 제 2형 이온은 P형 이온일 수 있다. 상기 P형 이온은 예를 들어, B, BF2, In 중 적어도 하나일 수 있다. 상기 예들 중에서 상기 제 2형 이온은 상대적으로 무거운 원소를 선택할 수도 있다.
예를 들어, 상기 In을 경사 이온 주입시에 40keV ~ 80keV의 에너지, 1.0E15 ~ 3.0E15의 도즈량, 0° ~ 45°의 경사 이온 주입 각도를 가질 수 있다.
도 6에 도시한 바와 같이, 상기 반도체 기판의 액티브 영역에 고농도 제 1형 이온 주입 영역을 형성한다.
상기 고농도 제 1형 이온 주입 영역(108)은 비트 라인 역할을 수행할 수 있다.
상기 제 1형 이온은 N형 이온일 수 있다. 상기 N형 이온은 예를 들어, As, P, Sb 중 적어도 하나일 수 있다.
한편, 상기 제 1형 이온은 P형 이온이고, 상기 제 2형 이온은 N형 이온일 수 있다. 이 경우, 상기 고농도 제 2형 이온 주입 영역은 Sb을 경사 이온 주입시에 30keV ~ 70keV의 에너지, 1.0E15 ~ 3.0E15의 도즈량, 0° ~ 45°의 경사 이온 주입 각도를 가질 수 있다.
그리고, 제 2형 웰에 바이어스 전압을 인가하기 위한 웰 탭 영역(110)을 형성한다.
상기 웰 탭 영역(110)은 고농도 제 2형 이온을 주입하여 형성한다.
상기 고농도 제 1형 이온 주입 영역(108) 및 상기 고농도 제 2형 이온 주입 영역(106)과 추후 형성될 ONO막이 닿는 면적을 넓힘으로써 셀의 프로그 램(program), 이레이즈(erase) 및 리드(read) 동작시의 효율을 높일 수 있다.
도 7에 도시한 바와 같이, 상기 고농도 제 1형 이온 주입 영역(108) 및 상기 고농도 제 2형 이온 주입 영역(106)이 형성된 액티브 영역을 덮는 절연막 패턴(112)을 형성한다.
상기 절연막 패턴(112)은 예를 들어, ONO막일 수 있다.
상기 ONO막은 터널 산화막인 하부 산화막과, 상기 하부 산화막 상에 형성된 전하 트랩층인 질화막과, 상기 질화막 상에 형성된 상부 산화막을 포함한다.
상기 하부 산화막은 열산화로 형성할 수 있다. 상기 하부 산화막의 두께는 1 ~ 3 nm 의 두께를 가질 수 있다.
상기 질화막은 저압의 반응 용기 내에서 단순한 열에너지에 의한 화학반응을 이용하여 박막을 증착하는 저압 화학 기상 증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 이용하여 형성할 수 있다. 상기 질화막의 두께는 2 ~ 7 nm 의 두께를 가질 수 있다.
상기 상부 산화막은 열산화법 또는 저압 화학 기상 증착법을 이용하여 형성할 수 있다. 상기 상부 산화막의 두께는 2 ~ 7 nm 의 두께를 가질 수 있다.
상기 절연막 패턴(112)은 상기 고농도 제 1형 이온 주입 영역(108) 및 상기 고농도 제 2형 이온 주입 영역(106)과 접촉할 수 있다.
도 8에 도시한 바와 같이, 상기 반도체 기판(102) 상의 상기 절연막 패턴(112) 상에 워드 라인(114)을 형성한다.
상기 워드 라인(114)은 도핑된 폴리 실리콘, TaN, TiN, W 및 Ta로 이루어진 그룹으로부터 선택된 적어도 하나를 포함한다.
상기 워드 라인(114)은 비트 라인의 역할을 하는 상기 고농도 제 1형 이온 주입 영(108)과 교차하도록 형성될 수 있다.
도 9 내지 도 11은 실시예에 따른 메모리 셀의 동작의 예를 보여주는 평면도이다.
도 9는 메모리 셀에 프로그램 시의 전압 인가 상태를 나타내는 도면으로서, 상기 제 2형 웰, 비트 라인 및 워드 라인의 전압 인가 상태를 보여준다.
상기 프로그램 시 상기 제 2형 웰은 0 내지 -5V의 전압이 인가될 수 있으며, 상기 비트 라인에는 2 내지 3V의 전압이 인가될 수 있으며, 상기 워드 라인은 -9 내지 -10V의 전압을 인가할 수 있다.
상기 제 2형 웰, 비트 라인 및 워드 라인에 인가되는 전압은 상기 예시한 전압에 한정된 것을 아니며, 상기 메모리 셀의 ONO막에 전하가 트랩되어 프로그램이 되는 상태가 될 수 있도록 하는 전압은 프로그램 전압이라고 할 수 있다.
밴드 투 밴드 터널링은 전자가 가전자대(valence band)에서 전도대(conductionn band)로 금지대(fobidden energy gap)를 통해 터널링하는 현상을 의미하고, 높은 전계가 걸려있는 지역에서 로컬 밴드의 구부러짐이 터널링 확률을 높인다.
도 9에 보여지는 전압 인가 상태로 인해, 상기 고농도 제 1형 이온 주입 영역과 상기 고농도 제 2형 이온 주입 영역의 PN 접합 부분에서 고농도의 PN 접합층과, 강한 워드 라인 전압에 의한 전계로 인해 밴드 투 밴드 터널링에 의한 핫 홀이 발생되며, 상기 핫 홀은 ONO막의 질화막에 트랩되어 쌓이면서 프로그램이 실행될 수 있다.
도 10은 실시예에 따른 메모리 셀에 이레이즈 동작의 예를 보여주는 평면도로서, 상기 제 2형 웰, 상기 비트 라인 및 상기 워드 라인의 전압 인가 상태를 보여준다.
상기 이레이즈 동작시 상기 제 2형 웰에는 비트 라인과 같은 전압이 인가되고, 상기 비트 라인에는 -9V 내지 -10V의 전압이 인가되고, 상기 워드 라인에는 6V 내지 8V를 인가될 수 있다.
FN 터널링(Fowler Nordheim tunneling)은 전극 사이 산화막에 고전계가 인가된 경우 터널링 전류가 전계에 대해 지수함수적으로 증가하는 현상을 말한다.
도 10에 보여지는 전압 인가 상태로 인해, 터널 절연막인 ONO막의 하부 산화막에 강한 전계가 걸림으로써 전하 트랩층인 상기 ONO막의 질화막에서 비트 라인 방향으로 터널링이 일어나 이레이즈가 수행될 수 있다.
도 11은 실시예에 따른 메모리 셀의 리드 동작의 예를 보여주는 평면도로서, 상기 제 2형 웰, 상기 비트 라인 및 상기 워드 라인의 전압 인가 상태를 예시하여 보여준다.
상기 리드 시 상기 제 2형 웰에는 OV, 상기 비트 라인에는 2V 내지 3V의 전압을 인가하고, 상기 워드 라인에는 -5V 내지 -8V의 전압을 인가할 수 있다.
도 11에 도시한 전압 인가 상태로 인해, 상기 고농도 제1형 이온 주입 영역 및 상기 고농도 제 2형 이온 주입 영역의 PN 접합 부분에서 고농도의 PN 접합층과 강한 워드 라인 전압에 의한 전계로 인해 밴드 투 밴드 터널링에 의한 전류가 흐르게 된다.
상기 프로그램된 메모리 셀과 이레이즈된 메모리 셀은 비트 라인에 흐르는 상기 밴드 투 밴드 터널링에 의한 전류가 다르며, 이를 이용하여 리드를 할 수 있다.
상기 비트 라인에 흐르는 전류 차를 센스 엠프(sense amplifier)가 감지하여, 메모리는 최종적으로 프로그램된 셀의 리드 동작시 '0'을, 이레이즈된 셀의 리드 동작시 '1' 을 출력하게 된다.
도 12는 실시예에 따른 메모리 셀의 밴드 투 밴드 전류를 보여주는 간단한 그래프이다.
도 12에 도시한 바와 같이, 리드 동작 시 비트 라인에 흐르는 워드라인의 전압에 따라 프로그램된 셀과 이레이즈된 밴드 투 밴드 전류의 차이를 보면, 워드 라인의 전압(Vg)이 음의 방향으로 커질수록 밴드 투 밴드 전류가 많이 흐르고, 같은 워드 라인의 전압(Vg)이라면 프로그램된 셀의 리드시 흐르는 전류가 이레이즈된 셀의 리드시 흐르는 전류보다 적음을 알 수 있다.
실시예에 따른 비휘발성 반도체 메모리 소자는 고농도 제 1형 이온 주입 영역 및 고농도 제 2형 이온 주입 영역에 의한 PN 다이오드 구조는 전하가 차징되는 영역에만 선택적으로 고농도 제 2형 이온을 경사지게 도핑하여 프로그램 동작시의 소자의 효율을 높일 수 있으며 전력 소모를 감소시킬 수 있는 장점이 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 비휘발성 반도체 메모리 셀 어레이의 일부를 보여주는 평면도.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 보는 단면도.
도 3 내지 도 8은 실시예에 따른 비휘발성 반도체 메모리 소자를 제조하는 공정을 보여주는 단면도들.
도 9 내지 도 11은 실시예에 따른 메모리 셀의 동작의 예를 보여주는 평면도.
도 12는 실시예에 따른 메모리 셀의 밴드 투 밴드 전류를 보여주는 간단한 그래프.
<도면의 주요부분에 대한 부호 설명>
100 : 메모리 셀 어레이 102 : 반도체 기판
104 : 소자 격리 패턴 106 : 고농도 제 2형 이온 주입 영역
108 : 고농도 제 1형 이온 주입 영역 110 : 웰 탭 영역
112 : 절연막 패턴 114 : 워드 라인
Claims (13)
- 실리콘 기판 상에 형성되며, 상기 실리콘 기판에 식각된 트렌치 및 상기 트렌치의 일부에 매립되며 상기 트렌치의 측벽의 일부를 드러내는 산화막을 포함하는 소자 격리 패턴들;상기 소자 격리 패턴들 사이의 실리콘 기판에 형성된 제 1형 이온 주입 영역;상기 제 1형 이온 주입 영역 아래의 모서리 양측에 형성된 제 2형 이온 주입 영역들;상기 제 1형 이온 주입 영역을 덮는 절연막 패턴; 및상기 절연막 패턴 상에 형성되며 상기 제 1형 이온 주입 영역과 교차하는 배선을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 삭제
- 제 1항에 있어서,상기 절연막 패턴은,상기 실리콘 기판 상에 형성된 하부 산화막;상기 하부 산화막 상에 형성된 질화막; 및상기 질화막 상에 형성된 상부 산화막을 포함하는 것을 특징으로 하는 반도 체 메모리 소자.
- 제 1항에 있어서,상기 제 1형 이온은 As, P, Sb 중 적어도 하나인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 제 2형 이온은 B, BF2, In 중 적어도 하나인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 소자 격리 패턴들 사이의 상기 실리콘 기판의 상면과 측면 일부는 상기 절연막 패턴과 접촉한 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 배선은 도핑된 폴리 실리콘, TaN, TiN, W 및 Ta 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 실리콘 기판 상부에 메모리 셀을 격리하는 소자 격리 패턴들을 형성하는 단계;상기 소자 격리 패턴들 사이에 위치하는 메모리 셀 영역에 선택적으로 경사 이온 주입하여 제 2형 이온 주입 영역들을 형성하는 단계:상기 제 2형 이온 주입 영역들이 형성된 상기 메모리 셀 영역에 제 1형 이온 주입 영역을 형성하는 단계;상기 제 1형 및 제 2형 이온 주입 영역들을 덮는 절연막 패턴을 형성하는 단계; 및상기 제 1 형 이온 주입 영역과 교차하며 상기 절연막 패턴 상에 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 소자 격리 패턴들을 형성하는 단계에 있어서,상기 실리콘 기판에 트렌치를 형성하는 단계: 및상기 트렌치에 산화막을 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 소자 격리 패턴들을 형성하는 단계 이후에,상기 실리콘 기판에 제 2형 이온을 주입하여 제 2형 웰을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 제 2형 이온 주입 영역들은 상기 제 1형 이온 주입 영역 아래의 양측에서 서로 이격되어 형성된 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 제 2형 이온 주입 영역들을 형성하는 단계에 있어서,상기 메모리 셀 영역에 In을 40keV ~ 80keV의 에너지, 1.0E15 ~ 3.0E15의 도즈량, 0° ~ 45°의 경사 이온 주입 각도로 이온주입하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 8항에 있어서,상기 제 2형 이온 주입 영역들을 형성하는 단계에 있어서,상기 메모리 셀 영역에 Sb을 30keV ~ 70keV의 에너지, 1.0E15 ~ 3.0E15의 도즈량, 0° ~ 45°의 경사 이온 주입 각도로 이온주입하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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