KR100644545B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 기생 SONOS 트랜지스터에 의한 험프 현상 및 누설 전류 증가를 방지할 수 있는 SONOS형 비휘발성 메모리 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 비휘발성 메모리 소자는, 소자 분리막에 의해 액티브 영역이 정의된 제1 도전형 반도체 기판, 기판 상에 형성된 게이트, 게이트 하부의 액티브 영역 표면에 형성되고 제2 도전형의 불순물로 이루어지는 제1 문턱 전압 조절층, 제1 소자 분리막의 코너 영역 표면에 형성되고 제1 도전형의 불순물로 이루어지는 제2 문턱 전압 조절층, 및 게이트와 기판 사이에 형성된 절연층을 포함한다.
비휘발성, SONOS, ONO, 게이트, 소자분리막, 험프
Description
도 1은 종래 비휘발성 메모리 소자를 나타낸 레이아웃 평면도이다.
도 2는 종래 비휘발성 메모리 소자를 나타낸 단면도이다.
도 3은 종래 비휘발성 메모리 소자의 소자 분리막의 코너 영역을 나타낸 도면이다.
도 4는 종래 비휘발성 메모리 소자에서 발생되는 기생 트랜지스터를 나타낸 회로도이다.
도 5은 종래 비휘발성 메모리 소자의 제거 동작에서 게이트 전압(Vg)에 대한 드레인 전류(Id) 특성을 나타낸 그래프이다.
도 6은 종래 비휘발성 메모리 소자의 프로그램 동작에서 게이트 전압(Vg)에 대한 드레인 전류(Id) 특성을 나타낸 그래프이다.
도 7a 내지 도 7e는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 순차적 공정 단면도들이다.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 SONOS형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자는 작은 셀 사이즈, 빠른 제거(erase) 및 기록 동작과 장시간의 데이터 저장 능력 등으로 인해 PDA(personal digital assistance), 디지털 카메라, PCS(personal communication system), 스마트 카드 등의 제품에 신호 처리용 트랜지스터 또는 DRAM(dynamic random access memory) 대체용 메모리로 각광받고 있다.
이러한 비휘발성 메모리 소자는 크게 플로팅(floating) 게이트 계열과 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 비휘발성 메모리 소자는 전위우물(potential well)을 이용하여 기억 특성을 구현한다. 반면, MIS 계열의 비휘발성 메모리 소자는 2중 또는 3중의 유전막을 구비하여 유전막 벌크, 유전막과 유전막, 및 유전막과 반도체층 사이의 각 계면에 존재하는 트랩(trap)을 이용하여 기억 특성을 구현하므로, 플로팅 게이트 계열의 비휘발성 메모리 소자에 비해 저전압화 및 고속화에 유리한 장점을 갖는다.
이러한 MIS 계열의 비휘발성 메모리 소자로는 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 주로 응용되고 있는 금속막-산화막-질화막-산화막-실리콘막(Metal Oxide Nitride Oxide Silicon; MONOS, 이하 MONOS라 칭함)형과 실리콘막-산화막-질화막-실리콘막(Silicon Oxide Nitride Oxide Silicon; SONOS, 이하 SONOS라 칭함)형이 대표적이다.
이러한 MONOS형 및 SONOS형 비휘발성 메모리 소자는, 프로그램 동작의 경우 FN(Fowler-Nordheim) 터널링 또는 직접 터널링 방식으로 전자를 터널링시켜 질화막(Nitride) 내에 존재하는 트랩 사이트에 전자를 트랩시켜 문턱전압을 증가시키고, 제거 동작도 프로그램 동작과 마찬가지로 FN 터널링, 직접 터널링, 트랩 보조 터널링 등과 같은 터널링 방식으로 전자를 터널링시켜 기판으로 빼내어 문턱 전압을 감소시킨다.
도 1 및 도 2를 참조하여 종래 NMOS(N-channel Metal Oxide Silicon) 형태의 SONOS형 비휘발성 메모리 소자를 설명한다.
도면을 참조하면, P형 반도체 기판(110)에 소자 분리막(112)이 형성되어 소자가 형성될 액티브 영역(114)이 정의되고, 액티브 영역(114)을 가로질러 기판(110) 위로 폴리실리콘막으로 이루어진 게이트(130)가 형성된다. 여기서, 게이트(130) 하부의 액티브 영역(114)은 실질적으로 채널 영역으로 작용하며, 이 영역 표면에는 문턱 전압 조절층(116)이 형성된다. 문턱 전압 조절층(116)은 이 부분이 다른 부분에 비해 기판(110)의 농도가 낮도록 기판(110)과 반대 도전형, 즉 N형 불순물로 이루어진다. 이로써, 상기 채널 영역 위에 형성되는 SONOS 트랜지스터가 낮은 문턱 전압을 가지게 되어 메모리 소자가 2.5V 정도의 저전압에서 구동이 가능하도록 한다. 이때, N형 불순물로는 P, As, Sb 등이 적용될 수 있다.
그리고, 게이트(130)와 기판(110) 사이에 제1 산화막(122), 질화막(124), 및 제2 산화막(126)이 순차적으로 적층된 ONO 구조의 절연막(120)이 형성되고, 게이트(130) 양측의 액티브 영역(114)에 N형 소오스 및 드레인 영역(118a, 118b)이 형성 된다. 여기서, 제1 산화막(122)은 터널 산화막으로 작용하고, 제2 산화막(126)은 블로킹 산화막으로 작용하며, 질화막(124)은 전하 저장층으로 작용한다.
상술한 SONOS형 비휘발성 메모리 소자에서 소자 분리막(112)은 통상적으로 얕은 트렌치 소자 분리(shallow trench isolation; STI) 공정에 의해 형성한다.
그런데, STI 공정에 의한 소자 분리막(112)에서는 공정 고유의 특성 상 소자 분리막(112)의 상부 코너 영역(A)에 도 3과 같이 라운딩(rounding)이 존재하게 되어 이 부분에서 절연막(120)의 제1 산화막(122)이 다른 부분에 비해 약 2배 이상 두껍게 형성된다.
이에 따라, 소자 분리막(112)의 상부 코너 영역(A) 표면에 별도의 기생 SONOS 트랜지스터가 생성되어, 도 4와 같이 SONOS 트랜지스터(TM)에 기생 SONOS 트랜지스터(TP1, TP2)가 병렬로 연결된 구조를 형성하게 된다.
기생 SONOS 트랜지스터(TP1, TP2)는 SONOS 트랜지스터(TM)에 비해 프로그램 및 제거 동작이 제대로 이루어지지 않아 프로그램 및 제거 동작에 관계없이 거의 일정한 문턱 전압을 가지게 된다.
이 경우 SONOS 구조의 비휘발성 메모리 소자의 제거 동작에서 SONOS 트랜지스터(TM)는 제거 동작이 제대로 이루어져 문턱 전압이 현저하게 낮아지지만 기생 SONOS 트랜지스터(TP1, TP2)는 제거 동작이 제대로 이루어지지 않아 높은 상태의 문턱 전압을 그대로 유지한다. 이에 따라, 도 5와 같이 SONOS형 비휘발성 메모리 소 자의 데이터 저장 상태를 판독(reading)할 때, SONOS 트랜지스터(TM)가 먼저 턴-온(turn-on)되어 메인 전류로 작용하기 때문에 기생 SONOS 트랜지스터(TP1, TP2)로 인한 기생 전류는 무시할 정도로 작아서 험프(hump) 현상이 발생되지 않는다.
반면, SONOS 구조의 비휘발성 메모리 소자의 프로그램 동작에서, SONOS 트랜지스터(TM)는 프로그램이 잘되어 문턱 전압이 현저하게 높아지지만 기생 SONOS 트랜지스터(TP1, TP2)는 프로그램 동작도 제대로 이루어지지 않아 이전 상태의 문턱 전압을 그대로 유지한다. 이에 따라, 도 6과 같이 SONOS형 비휘발성 메모리 소자의 데이터 저장 상태를 판독할 때, 기생 SONOS 트랜지스터(TP1, TP2)가 먼저 턴-온되어 메인 전류로 작용하기 때문에 기생 SONOS 트랜지스터로 인한 기생 전류를 무시할 수 없어 기생 SONOS 트랜지스터의 턴-온 이후에 메인 SONOS 트랜지스터가 턴-온 됨으로써 험프 현상(도면의 B 부분)이 심하게 발생한다.
이와 같이 프로그램 동작 상태에서 험프 현상이 발생하게 되면 프로그램 동작에서 판독에 대한 에러 발생률이 증가하게 된다.
또한, 프로그램된 SONOS형 비휘발성 메모리 소자의 기생 SONOS 트랜지스터(TP1, TP2)에 의해 누설 전류가 증가하게 되어 소프트 패일(soft fail)도 증가하게 된다.
그 결과, SONOS형 비휘발성 메모리 소자의 특성 및 신뢰성이 저하되는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 기생 SONOS 트랜지스터에 의한 험프 현상 및 누설 전류 증가를 방지할 수 있는 SONOS형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 소자 분리막에 의해 액티브 영역이 정의된 제1 도전형 반도체 기판, 기판 상에 형성된 게이트, 게이트 하부의 액티브 영역 표면에 형성되고 제2 도전형의 불순물로 이루어지는 제1 문턱 전압 조절층, 제1 소자 분리막의 코너 영역 표면에 형성되고 제1 도전형의 불순물로 이루어지는 제2 문턱 전압 조절층, 및 게이트와 기판 사이에 형성된 절연층을 포함하는 비휘발성 메모리 소자를 제공한다.
상기 목적을 달성하기 위하여 본 발명은, 소자 분리막에 의해 액티브 영역이 정의된 제1 도전형 반도체 기판을 준비하고, 기판 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 이온 주입 마스크로 이용하여 기판으로 제2 도전형 불순물을 제1 이온 주입하여 액티브 영역에 제1 문턱 전압 조절층을 형성하고, 포토레지스트 패턴을 이온 주입 마스크로 이용하여 기판으로 제1 도전형 불순물을 제2 이온 주입하여 상기 소자 분리막의 코너 영역 표면에 제2 문턱 전압 조절층을 형성하고, 기판 상에 절연층을 형성하고, 절연층 상에 게이트를 형성하는 것을 포함하는 비휘발성 메모리 소자의 제조 방법을 제공한다.
여기서, 절연층은 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 증착된 구조로 이루어질 수 있다.
또한, 제2 이온 주입은 상기 기판에 대하여 경사 방향, 바람직하게는 5 내지 80°의 경사각(θ)을 가지고 90°씩 회전시키면서 4회에 걸쳐 수행한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
먼저, 도 7e를 참조하여 본 발명의 실시예에 따른 SONOS형 비휘발성 메모리 소자를 설명한다. 본 실시예에서는 SONOS형 비휘발성 메모리 소자가 NMOS 형태인 경우를 예로 들어 설명한다.
도면을 참조하면, P웰(미도시)이 형성된 P형 반도체 기판(210)에 소자 분리막(218)이 형성되어 소자가 형성될 액티브 영역(220)이 정의되고, 액티브 영역(220)을 가로질러 기판(210) 위로 폴리실리콘막으로 이루어진 게이트(240)가 형성된다. 여기서, 게이트(240) 하부의 액티브 영역(220)은 실질적으로 채널 영역으로 작용하며, 이 영역 표면에는 제1 문턱 전압 조절층(222)이 형성된다. 제1 문턱 전압 조절층(222)은 기판(210)과 반대 도전형, 즉 N형 불순물로 이루어져, 상기 채널 영역 위에 형성되는 SONOS 트랜지스터(TM; 도 4 참조)가 낮은 문턱 전압을 갖도록 하여 메모리 소자가 2.5V 정도의 저전압에서 구동이 가능하도록 한다. 이때, N형 불순물로 P, As, Sb 등이 적용될 수 있다.
그리고, 소자 분리막(218)의 코너 영역 표면에 제2 문턱 전압 조절층(224)이 형성된다. 제2 문턱 전압 조절층(224)은 소자 분리막(218)의 코너 영역(A) 표면에 형성되는 기생 SONOS 트랜지스터(TP1, TP2; 도 4 참조)가 SONOS 트랜지스터(TM; 도 4 참조)보다 높은 문턱 전압을 갖도록 기판(210)과 동일한 도전형, 즉 P형 불순물로 이루어진다. 이때, P형 불순물로 B, BF2, In 등이 적용될 수 있다.
다른 한편으로, SONOS형 비휘발성 메모리 소자가 PMOS 형태인 경우, 제2 문턱 전압 조절층은 N형 불순물로 이루어질 수 있고, 이 경우 N형 불순물로 Ph, As, Sb 등이 적용될 수 있다.
그리고, 게이트(240)와 기판(210) 사이에 제1 산화막(232), 질화막(234), 및 제2 산화막(236)이 순차적으로 적층된 ONO 구조의 절연막(230)이 형성되고, 게이트(240) 양측의 액티브 영역(218)에 소오스 및 드레인 영역(미도시)이 형성된다. 여기서, 제1 산화막(232)은 터널 산화막으로 작용하고, 제2 산화막(236)은 블로킹 산화막으로 작용하며, 질화막(234)은 전하 저장층으로 작용한다.
상술한 바와 같이 본 실시예의 SONOS형 비휘발성 메모리 소자는 소자 분리막(218)의 코너 영역 표면에 형성되는 기생 SONOS 트랜지스터(TP1, TP2)가 채널 영역에 형성되는 메인 SONOS 트랜지스터(TM)보다 높은 문턱 전압을 갖는다. 그 결과, 상기 SONOS형 비휘발성 메모리 소자를 프로그램 시키더라도 소자의 데이터 저장 상태를 판독할 때 메인 SONOS 트랜지스터(TM)가 메인 전류로 작용하기 때문에 상기 SONOS형 비휘발성 메모리 소자의 프로그램 상태에서 발생하는 험프 현상 및 누설 전류 증가 등을 방지할 수 있다.
다음으로, 상술한 SONOS형 비휘발성 메모리 소자의 제조 방법을 도 7a 내지 도 7e를 참조하여 설명한다.
도 7a를 참조하면, P형 반도체 기판(210)에 패드 산화막(212)과 패드 질화막(214)을 순차적으로 증착하고, 포토리소그라피 공정 및 식각 공정에 의해 패터닝하여 기판(210)의 소자 분리 영역을 노출시키는 마스크 패턴(216)을 형성한다.
그 다음, 마스크 패턴(216)에 의해 노출된 부분의 기판(210)을 식각하여 트렌치를 형성하고, 상기 트렌치를 매립하도록 기판(210)의 전면에 매립용 산화막을 증착한다. 그 후, 화학기계연마(chemical mechanical polishing; CMP) 공정에 마스크 패턴(216)의 표면이 노출되도록 상기 매립용 산화막을 제거하여 소자 분리막(218)을 형성한다.
도 7b를 참조하면, 기판(210) 상에 포토리소그라피 공정에 의해 문턱 전압 조절용 포토레지스트 패턴(미도시)을 형성하고, 이를 이온 주입 마스크로 이용하여 기판(210)에 대하여 수직인 방향으로 기판(210)과 반대 도전형, 즉 N형 불순물(222a)을 제1 이온 주입하여 액티브 영역(220)의 채널 영역 표면에 N형의 제1 문턱 전압 조절층(222)을 형성한다. 이때, 제1 이온 주입은 N형 불순물(222a)로 P, As, Sb 등을 사용하여 수행한다.
도 7c를 참조하면, 상기 포토레지스트 패턴을 이온 주입 마스크로 이용하여 기판(210)에 대하여 경사 방향으로 기판(210)과 동일한 도전형, 즉 P형 불순물(224a)을 제2 이온 주입하여 소자 분리막(218)의 코너 영역 표면에 제2 문턱 전압 조절층(224)을 형성한다. 이때, 제2 이온 주입은 기판(210)에 대하여 5 내지 80° 의 경사각(θ)을 가지고 90°씩 회전시키면서 4회에 걸쳐 수행하며, P형 불순물(224a)로 B, BF2, In 등을 사용한다.
다른 한편으로, SONOS형 비휘발성 메모리 소자가 PMOS 형태인 경우, 제2 문턱 전압 조절층은 N형 불순물을 이온 주입하여 형성할 수 있으며, 이 경우 N형 불순물로 P, As, Sb 등을 적용할 수 있다.
도 7d를 참조하면, 공지된 방법에 의해 상기 포토레지스트 패턴을 제거한다. 그 다음, 상기 이온 주입에 의해 주입된 불순물이 활성화되도록 노 어닐링(furnace annealing) 또는 급속 열 어닐링(Rapid Thermal Annealing; RTA) 방식으로 열처리 공정을 수행한 후, 마스크 패턴(216)의 질화막(214)을 제거한다.
다른 한편으로, 상기 열처리 공정을 마스크 패턴(216)의 패드 질화막(214)을 제거한 후 수행할 수도 있다.
또 다른 한편으로 제조 공정을 단순화하도록 상기 열처리 공정을 생략할 수도 있다.
도 7e를 참조하면, 기판(210)에 P웰(미도시)을 형성하고, 패드 산화막(212)을 제거한다. 그 다음, 기판(210) 상에 제1 산화막(232), 질화막(234) 및 제2 산화막(236)을 순차적으로 증착하여 ONO 구조의 절연막(230)을 형성하고, ONO막(230) 상부에 폴리실리콘막의 게이트(240)를 형성한다.
상술한 바와 같이 본 실시예의 SONOS형 비휘발성 메모리 소자의 제조 방법은 마스크 공정을 추가하지 않고 통상의 문턱 전압 조절층 형성을 위한 마스크 패턴을 이용하여 기생 SONOS 트랜지스터의 문턱 전압을 높일 수 있어, 기생 SONOS 트랜지스터의 문턱 전압 조절에 따른 제조 비용 증가를 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발의 범위에 속하는 것은 당연하다.
상술한 바와 같이, 본 발명에 따른 SONOS형 비휘발성 메모리 소자는 기생 SONOS 트랜지스터에 의한 험프 현상 및 누설 전류 증가 등을 방지할 수 있어, 소자의 특성 및 신뢰성을 개선할 수 있다.
또한, 본 발명에 따른 SONOS형 비휘발성 메모리 소자의 제조 방법은 마스크 공정을 부하지 않으면서 기생 SONOS 트랜지스터의 문턱 전압을 조절할 수 있어 제조 비용 증가를 방지할 수 있다.
Claims (11)
- 소자 분리막에 의해 액티브 영역이 정의된 제1 도전형 반도체 기판;상기 기판 상에 형성된 게이트;상기 게이트 하부의 상기 액티브 영역 표면에 형성되고 제2 도전형의 불순물로 이루어지는 제1 문턱 전압 조절층;상기 제1 소자 분리막의 코너 영역 표면에 형성되고 제1 도전형의 불순물로 이루어지는 제2 문턱 전압 조절층; 및상기 게이트와 상기 기판 사이에 형성된 절연층을 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 절연층이 제1 산화막, 질화막, 및 제2 산화막이 순차적으로 적층된 구조로 이루어지는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 제1 도전형이 P형이면 상기 제2 도전형은 N형이고, 상기 제1 도전형이 N형이면 상기 제2 도전형은 P형인 비휘발성 메모리 소자.
- 소자 분리막에 의해 액티브 영역이 정의된 제1 도전형 반도체 기판을 준비하 는 단계;상기 기판 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 이온 주입 마스크로 이용하여 상기 기판으로 제2 도전형 불순물을 제1 이온 주입하여 상기 액티브 영역에 제1 문턱 전압 조절층을 형성하는 단계; 및상기 포토레지스트 패턴을 이온 주입 마스크로 이용하여 상기 기판으로 제1 도전형 불순물을 제2 이온 주입하여 상기 소자 분리막의 코너 영역 표면에 제2 문턱 전압 조절층을 형성하는 단계;상기 기판 상에 절연층을 형성하는 단계; 및상기 절연층 상에 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제4 항에 있어서,상기 절연층은 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 증착하여 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제4 항에 있어서,상기 제2 이온 주입은 상기 기판에 대하여 경사 방향으로 수행하는 비휘발성 메모리 소자의 제조 방법.
- 제4 항에 있어서,상기 제2 이온 주입은 5 내지 80°의 경사각(θ)을 가지고 수행하는 비휘발성 메모리 소자의 제조 방법.
- 제6 항 또는 제7 항에 있어서,상기 제2 이온 주입은 90°씩 회전시키면서 4회에 걸쳐 수행하는 비휘발성 메모리 소자의 제조 방법.
- 제4 항에 있어서,상기 제1 도전형이 P형이면 상기 제2 도전형은 N형이고, 상기 제1 도전형이 N형이면 상기 제2 도전형은 P형인 비휘발성 메모리 소자의 제조 방법.
- 제9 항에 있어서,상기 제1 도전형이 P형이면, 상기 제2 문턱 전압 조절층의 불순물로 B, BF2, In 중 선택되는 어느 하나를 사용하는 비휘발성 메모리 소자의 제조 방법.
- 제9 항에 있어서,상기 제1 도전형이 N형이면, 상기 제2 문턱 전압 조절층의 불순물로 P, As, Sb 중 선택되는 어느 하나를 사용하는 비휘발성 메모리 소자의 제조 방법.
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