JP2009218546A - 不揮発性半導体記憶装置、不揮発性メモリアレイ、および不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。拡散層７０は、半導体基板２０内に設けられ、チャネル領域のチャネル幅方向およびチャネル長さ方向においてフローティングゲート４０とオーバーラップしている。フローティングゲート４０と容量カップリングした拡散層７０に高電圧を印加することによりフローティングゲート４０に電子が注入される。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置、不揮発性メモリアレイ、および不揮発性半導体記憶装置の製造方法に関する。

近年、携帯電話やデジタルスチルカメラなどの応用分野の拡大に伴い、電気的にプログラム及び消去可能な読み出し専用メモリ装置（EEPROM; Electrically Erasable and Programmable Read Only Memory）が急速に普及している。このうち、電気的に一括消去可能なＥＥＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれている。

ＥＥＰＲＯＭは、フローティングゲートに所定の電荷量が蓄積されているか否かによって、２値またはそれ以上の多値のデジタル情報を記憶し、その電荷量に応じたチャネル領域の導通の変化によって、デジタル情報を読み出す不揮発性半導体記憶装置である。
特開平７−２４９７０１号公報

従来のＥＥＰＲＯＭでは、フローティングゲートに電荷を出し入れするために、フローティングゲートに積層されたコントロールゲートに電圧を印加する必要があった。このため、メモリセル毎にコントロールゲート用の配線が必要となるため、メモリセルの構造の複雑化を招いていた。

また、従来のＥＥＰＲＯＭを製造する場合には、コントロールゲートを作製する工程が必須となるため、ロジックプロセスとの親和性が得られないという問題があった。そのため、ロジック回路とＥＥＰＲＲＯＭを混在した半導体集積回路では、ロジックプロセスとは別にＥＥＰＲＯＭ特有の製造プロセスを実施する必要が生じるため、製造コストの増大を招いていた。

本発明はこうした課題に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置の構造を簡便化する技術の提供にある。また、本発明の他の目的は、不揮発性半導体記憶装置の製造プロセスとロジックプロセスとの親和性を高め、不揮発性半導体記憶装置の製造コストの低減を図る技術の提供にある。

本発明のある態様は、不揮発性半導体記憶装置である。当該不揮発性半導体記憶装置は、第１導電型の半導体基板と、半導体基板の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたフローティングゲートと、半導体基板内に設けられ、フローティングゲートから離間している第１導電型と逆の導電型である第２導電型の第１の不純物拡散層と、フローティングゲートに近接して半導体基板内に設けられた第２導電型の第２の不純物拡散層と、を備え、フローティングゲートは第１の不純物拡散層と第２の不純物拡散層との間のチャネル領域のチャネル幅に対応する主領域と、主領域のチャネル幅方向の外側に延在する拡張領域を有し、第２の不純物拡散層は拡張領域においてフローティングゲートと重畳していることを特徴とする。この態様において、第２の不純物拡散層はチャネル領域の少なくとも一方の側に回り込む拡張領域を含むことにより当該拡張領域においてフローティングゲートと重畳していてもよい。

また、上記態様において、第２の不純物拡散層の主領域が半導体基板内においてフローティングゲートと重畳していてもよい。

上述した各態様の不揮発性半導体記憶装置によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、フローティングゲートとカップリングした第２の不純物拡散層に高電圧を印加することによりフローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。

また、フローティングゲートの拡張領域が、第２の不純物拡散層と部分的に重畳することにより、フローティングゲートと第２の不純物拡散層とが重畳する領域を増大させ、これにともなってカップリング容量を増大させることができる。カップリング容量が増大した結果、書き込み動作時における第２の不純物拡散層の印加電圧および消去動作における第１の不純物拡散層の印加電圧を低電圧化することができる。

また、フローティングゲートの両側壁に側壁絶縁膜がさらに設けられ、フローティングゲートと第１の不純物拡散層との離間距離が側壁絶縁膜の底部の厚さと同等であってもよい。
また、第２導電型の第３の不純物拡散層と、第３の不純物拡散層と離間して設けられた第２の導電型の第４の不純物拡散層と、第３の不純物拡散層と第４の不純物拡散層との間に設けられた別のチャネル両領域と、をさらに備え、フローティングゲートの拡張領域が別のチャネル領域とさらに重畳していてもよい（以下、態様Ａという）。

本発明のさらに他の態様は、不揮発性メモリアレイである。当該不揮発性メモリアレイは、行列状に配置された態様Ａに係る不揮発性半導体記憶装置と、不揮発性半導体記憶装置の第２の不純物拡散層に接続された第１の用トランジスタと、第３の不純物拡散層に接続された第２のトランジスタと、不揮発性半導体記憶装置の第１の不純物拡散層に共通接続された消去線と、第１のトランジスタのゲート電極および第２のトランジスタのゲート電極に共通接続されたワード線と、第１のトランジスタのドレインに共通接続された書き込み用ビット線と、第２のトランジスタのドレインに共通接続された読み出し用ビット線と、を備えることを特徴とする。

なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。

本発明によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、フローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。また、ロジックプロセスとの親和性が高くなるため、ロジックプロセスと並行して不揮発性半導体記憶装置の製造することが可能となり、ロジック回路と不揮発性半導体記憶装置とを混在した半導体集積回路の製造コストの低減を図ることができる。また、書き込み動作時における第２の不純物拡散層の印加電圧および消去動作における第１の不純物拡散層の印加電圧を低電圧化することができる。

以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（実施の形態１）
図１は、実施の形態１に係る不揮発性半導体記憶装置１０の構造を示す断面図である。不揮発性半導体記憶装置１０は、半導体基板２０、ゲート絶縁膜３０、フローティングゲート４０、側壁絶縁膜５０、第１の不純物拡散層領域である拡散層６０および第２の不純物拡散層領域である拡散層７０を備えるメモリセルである。

半導体基板２０の上にゲート絶縁膜３０が設けられている。半導体基板２０として、たとえば、Ｐ型Ｓｉ基板を用いることができる。ゲート絶縁膜３０として、たとえば、シリコン酸化膜を用いることができる。

半導体基板２０の上にゲート絶縁膜３０を介してフローティングゲート４０が設けられている。フローティングゲート４０として、たとえば、ポリシリコンを用いることができる。フローティングゲート４０の両側壁には、それぞれ側壁絶縁膜５０が設けられている。側壁絶縁膜５０として、たとえば、シリコン酸化膜を用いることができる。

拡散層６０および拡散層７０は、Ｎ＋型拡散層である。

拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。拡散層６０とフローティングゲート４０との離間距離は、側壁絶縁膜５０の底部の厚さと同等である。

拡散層７０は、半導体基板２０内に設けられ、フローティングゲート４０と重畳（オーバーラップ）している。また、拡散層７０の深さは、拡散層６０の深さに比べて深くなっている。

図２は、実施の形態１に係る不揮発性半導体記憶装置１０におけるフローティングゲート４０、拡散層６０および拡散層７０の面方向の位置関係を示す図である。図１は、図２のＡ−Ａ線における断面図に相当する。

図２に示すように、フローティングゲート４０はチャネル領域８０のチャネル幅に対応する主領域Ｒと、主領域Ｒのチャネル幅方向の両側にそれぞれ延在する拡張領域Ｒ’とを有する。

また、拡散層７０はチャネル領域８０のチャネル幅に対応する主領域Ｓと、主領域Ｓのチャネル幅方向の両側にそれぞれ延在する拡張領域Ｓ’とを有する。

フローティングゲート４０の主領域Ｒと拡散層７０の主領域Ｓとは部分的に重畳している。また、フローティングゲート４０の拡張領域Ｒ’は、それぞれ拡散層７０の拡張領域Ｓ’と部分的に重畳している。フローティングゲート４０と拡散層７０とが重畳した領域において容量結合が得られる。

このように、本実施の形態では、フローティングゲート４０の拡張領域Ｒ’が、それぞれ、拡散層７０の拡張領域Ｓ’と部分的に重畳することにより、フローティングゲート４０と拡散層７０とが重畳する領域が増大し、これにともなってカップリング容量が増大している。カップリング容量が増大した結果、後述する書き込み動作時における拡散層７０の印加電圧および消去動作における拡散層６０の印加電圧を低電圧化することができる。

なお、拡散層７０とフローティングゲート４０とを重畳させる場合に、拡散層６０と拡散層７０との間にパンチスルーが生じないように拡散層７０と拡散層６０との距離を確保する必要がある。

次に、不揮発性半導体記憶装置１０の動作について図３（Ａ）乃至図３（Ｃ）を参照して説明する。

（書き込み動作）
書き込み動作は、後述する消去動作により、フローティングゲート４０から電子（電荷）が放出された状態で行われる。具体的には、図３（Ａ）に示すように、拡散層６０を低電圧（たとえば、０Ｖ）にし、拡散層７０を高電圧（たとえば、１０Ｖ）にすると、拡散層７０から拡散層６０に向けてチャネル領域に空乏層７２が形成され、空乏層７２と拡散層６０の間の電界が強まる。この結果、拡散層６０の近傍でゲート絶縁膜３０のエネルギー障壁を超えるエネルギーを有するホットエレクトロンが発生する。このホットエレクトロンは、拡散層７０と容量カップリングしたフローティングゲート４０の電圧（たとえば、８Ｖ）に引かれてフローティングゲート４０に注入される。これにより、メモリセルは書き込み状態となり、フローティングゲートの電位が降下する。詳しくは、拡散層７０を低電圧としたとき、フローティングゲート４０の電位が降下し、フローティングゲート下の半導体基板２０の界面を反転できない電位まで下がる。

（消去動作）
消去動作時には、図３（Ｂ）に示すように、拡散層６０に高電圧（たとえば、１０Ｖ）を印加し、拡散層７０を低電圧（たとえば、０Ｖ）にする。これにより、拡散層６０の近傍に空乏層６２が形成され、ファウラー・ノルドハイム・トンネル効果により、フローティングゲート４０に蓄積された電子がゲート絶縁膜３０を介して空乏層６２に放出される。これにより、メモリセルは消去状態となり、フローティングゲートの電位が上昇する。詳しくは、拡散層７０を低電圧としたとき、フローティングゲート４０の電位が上昇し、フローティングゲート下の半導体基板２０の界面が反転する電位まで上昇する。

（読み出し動作）
読み出し動作時には、図３（Ｃ）に示すように、拡散層６０に中間電圧（たとえば、５Ｖ）を印加し、拡散層７０を低電圧（たとえば、０Ｖ）にする。このとき、メモリセルが消去状態の場合には、拡散層６０と拡散層７０との間に電流が流れる。一方、メモリセルが書き込み状態の場合には、拡散層６０と拡散層７０との間に電流が流れない。この電流に基づいて、フローティングゲート４０に記憶された情報が読み出される。なお、拡散層６０に印加する電圧によって、拡散層６０とフローティングゲート４０との離間距離を越えるだけの空乏層が半導体基板２０内に形成される必要がある。

以上説明した不揮発性半導体記憶装置１０では、書き込み動作時において、コントロールゲートを用いることなく、フローティングゲート４０に容量カップリングした拡散層７０に高電圧を印加するだけで済むため、メモリセルの構造をより簡便化、微細化することができる。また、フローティングゲート４０と拡散層７０とがチャネル領域８０のチャネル幅に対応する領域以外でも重畳しているため、書き込み動作時における拡散層７０の印加電圧および消去動作における拡散層６０の印加電圧を低電圧化することができる。

（製造方法）
次に、不揮発性半導体記憶装置１０の製造方法について図４乃至図６を参照して説明する。不揮発性半導体記憶装置１０は、後述するようにＭＯＳＦＥＴの製造と並行して行うことができる。なお、図４乃至図５において、左半分はＭＯＳＦＥＴの断面図であり、右半分は不揮発性半導体記憶装置の断面図である。

まず、図４（Ａ）に示すように、周知のＳＴＩ (Shallow Trench Isolation)技術などにより形成されたシリコン酸化膜２２により素子間分離されたＰ型Ｓｉ基板からなる半導体基板２０を用意する。

次に、図４（Ｂ）に示すように、半導体基板２０の表層に熱酸化法を用いてシリコン酸化膜からなるゲート絶縁膜３０を形成する。

次に、図４（Ｃ）に示すように、ゲート絶縁膜３０の上に多結晶シリコン膜３２を成膜する。

次に、図４（Ｄ）に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜３２の所定領域を選択的に除去して、フローティングゲート４０およびゲート電極１００を形成する。このとき、フローティングゲート４０の幅がチャネル幅（拡散層６０の幅）に比べて大きくなるようにフローティングゲート４０を形成する。

次に、図５（Ａ）に示すように、露出した部分のゲート絶縁膜３０をエッチングにより除去した後、フローティングゲート４０の一方の側（本実施の形態では、ゲート電極１００とは反対側）に開口を有するマスク（図示せず）を用いて拡散層７０にＮ型不純物としてＰをイオン注入する。また、ゲート電極１００の両側のソース領域１０４およびドレイン領域１０６にマスクを（図示せず）用いてそれぞれＡｓを浅く注入する。なお、図６に示すように、Ｎ型不純物がイオン注入される拡散層７０の領域がフローティングゲート４０の一方の側の辺Ｓ１に接するだけでなく、フローティングゲート４０のゲート幅方向の辺Ｓ２に接するようにマスクに開口を設ける。

次に、半導体基板２０の上に全面的にシリコン酸化膜（図示せず）を堆積させる。続いて、図５（Ｂ）に示すように、異方性ドライエッチングによりシリコン酸化膜をエッチバックし、フローティングゲート４０およびゲート電極１００の両側壁にのみシリコン酸化膜を残す。これにより、フローティングゲート４０およびゲート電極１００の両側壁にそれぞれ側壁絶縁膜（サイドウォール）５０、１０２が形成される。

次に、図５（Ｃ）に示すように、半導体基板２０の表面にＡｓをイオン注入する。これにより、側壁絶縁膜５０とセルフアラインに拡散層６０および拡散層７０にＡｓが添加される。また、側壁絶縁膜１０２とセルフアラインにソース領域１０４およびドレイン領域１０６が形成される。

次に、図７に示すように、拡散層７０を熱拡散させる。Ｐの拡散速度はＡｓの拡散速度に比べて速いため、主にＰが拡散する。これにより、拡散層６０とフローティングゲート４０とのオフセットが維持されたまま、拡散層７０が半導体基板２０の面方向においてフローティングゲート４０と重畳する。また、拡散層７０の深さが、拡散層６０の深さに比べて深くなる。

以上の工程により、不揮発性半導体記憶装置１０およびＭＯＳＦＥＴ１９０が製造される。不揮発性半導体記憶装置１０の製造プロセスは、ＭＯＳＦＥＴ１９０の製造プロセスと親和性が高いため、不揮発性半導体記憶装置１０とＭＯＳＦＥＴ１９０とを並行して製造することができ、製造プロセスの工程数の低減、簡便化を図ることができる。

（実施の形態２）
図８は、実施の形態２に係る不揮発性半導体記憶装置１０の構造を示す断面図である。図９は、実施の形態２に係る不揮発性半導体記憶装置１０におけるフローティングゲート４０、拡散層６０および拡散層７０の面方向の位置関係を示す図である。図８は、図９のＢ−Ｂ線における断面図に相当する。

図８に示すように、本実施の形態では、側壁絶縁膜５０の下方の半導体基板２０内にＮ＋型拡散層のエクステンション層７４が設けられている。

また、図９に示すように、フローティングゲート４０はチャネル領域８０のチャネル幅に対応する主領域Ｒと、主領域Ｒのチャネル幅方向の一方の側に延在する拡張領域Ｒ’とを有する。

また、図９に示すように、拡散層７０は主領域Ｓおよび拡張領域Ｓ’を有する。拡散層７０は主領域Ｓにおいてエクステンション層７４と接続している。拡散層７０の拡張領域Ｓ’は、フローティングゲート４０の拡張領域Ｒ’と交差するように引き回されている。本実施の形態では、拡散層７０の拡張領域Ｓ’は途中で直角に折れ曲がることによりフローティングゲート４０の拡張領域Ｒ’と交差している。

これにより、フローティングゲート４０の拡張領域Ｒ’と、拡散層７０の拡張領域Ｓ’とが部分的に重畳した構造が得られる。この結果、フローティングゲート４０と拡散層７０とが重畳した領域において容量結合が得られる。フローティングゲート４０と拡散層７０とが重畳した領域の面積をより大きくすることによりカップリング容量が増大させることができる。

実施の形態２に係る不揮発性半導体記憶装置１０における書き込み動作、消去動作および読み出し動作は実施の形態１と同様である。ただし、本実施の形態では、フローティングゲート４０と拡散層７０との容量結合がチャネル領域から離間した領域で得られている点が実施の形態１と異なる。

（製造方法）
実施の形態２に係る不揮発性半導体記憶装置１０の製造方法について図１０乃至図１２を参照して説明する。不揮発性半導体記憶装置１０は、後述するようにデプレッション型のＭＯＳＦＥＴの製造と並行して行うことができる。

まず、図１０（Ａ）（ｉ）および（ｉｉ）に示すように、周知のＳＴＩ (Shallow Trench Isolation)技術などにより形成されたシリコン酸化膜２２により素子間分離されたＰ型Ｓｉ基板からなる半導体基板２０を用意する。なお、図１０乃至図１２において、（ｉ）の左半分はデプレッション型ＭＯＳＦＥＴの断面図、（ｉ）の右半分は図９のＢ−Ｂ線に対応する断面図である。また、図１０乃至図１２において、（ｉｉ）は、図９のＣ−Ｃ線に対応する断面図である。

次に、図１０（Ｂ）（ｉ）および（ｉｉ）に示すように、シリコン酸化膜２２により素子間分離されたメモリセル形成領域Ｍの一部に開口を有するマスク（図示せず）を用いてＡｓをイオン注入することにより、拡散層７０を形成する。これと同時に、チャネル領域を含むＭＯＳ形成領域ＮにＡｓをイオン注入することにより、デプレッション層１１０を形成する。なお、拡散層７０は、図９に示すように、主領域Ｓおよび主領域から延在するＬ字形の拡張領域Ｓ’からなる。

次に、図１０（Ｃ）（ｉ）および（ｉｉ）に示すように、半導体基板２０の表層に熱酸化法を用いてシリコン酸化膜からなるゲート絶縁膜３０を形成する。

次に、図１０（Ｄ）（ｉ）および（ｉｉ）に示すように、ゲート絶縁膜３０の上に多結晶シリコン膜３２を成膜する。

次に、図１１（Ａ）（ｉ）および（ｉｉ）に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜３２の所定領域を選択的に除去して、フローティングゲート４０およびゲート電極１００を形成する。ここで形成されるフローティングゲート４０は、図９に示すように、主領域Ｒと拡張領域Ｒ’からなり、フローティングゲート４０の拡張領域Ｒ’は、拡散層７０の拡張領域Ｓ’の上を交差する。すなわち、フローティングゲート４０の拡張領域Ｒ’の一部が拡散層７０の拡張領域Ｓ’の一部と重畳する。フローティングゲート４０の主領域Ｒは、拡散層７０の主領域Ｓに所定の距離だけ離れて近接していることが好適であるが、フローティングゲート４０の主領域Ｒと拡散層７０の主領域Ｓとを離さないようにしてもよい。

次に、図１１（Ｂ）（ｉ）および（ｉｉ）に示すように、露出した部分のゲート絶縁膜３０をエッチングにより除去した後、フローティングゲート４０の一方の側壁（本実施の形態では、ゲート電極１００とは反対側）と拡散層７０の主領域Ｓとの間のエクステンション層７４、ならびにゲート電極１００の両側のソース領域１０４およびドレイン領域１０６に開口を有するマスク（図示せず）を用いてＡｓを浅く注入する。これにより、拡散層７０の主領域Ｓは、エクステンション層７４を介してフローティングゲート４０の主領域Ｒと自己整合的に近接することとなる。

次に、半導体基板２０の上に全面的にシリコン酸化膜（図示せず）を堆積させる。続いて、図１１（Ｃ）（ｉ）および（ｉｉ）に示すように、異方性ドライエッチングによりシリコン酸化膜をエッチバックし、フローティングゲート４０およびゲート電極１００の両側壁にのみシリコン酸化膜を残す。これにより、フローティングゲート４０およびゲート電極１００の両側壁にそれぞれ側壁絶縁膜（サイドウォール）５０、１０２が形成される。なお、一方の側壁絶縁膜５０はエクステンション層７４に対応してその上に形成される。

次に、図１２（ｉ）および（ｉｉ）に示すように、半導体基板２０の表面にＡｓをイオン注入する。これにより、側壁絶縁膜５０とセルフアラインに拡散層６０にＡｓが添加される。また、側壁絶縁膜１０２とセルフアラインにソース領域１１４およびドレイン領域１１６が形成される。なお、ソース領域１０４およびドレイン領域１０６は、それぞれソース領域１１４およびドレイン領域１１６のエクステンション層となる。

以上の工程により、不揮発性半導体記憶装置１０およびデプレッション型のＭＯＳＦＥＴ１９０が並行して製造される。上述したように、デプレッション型のＭＯＳＦＥＴ１９０のチャネル領域へのイオン注入と拡散層７０の拡張領域へのイオン注入を同一の工程で行うことができるため、ロジック回路と不揮発性半導体記憶装置とが混在された半導体集積回路の製造プロセスを簡便化し、製造コストを低減することができる。

本実施の形態の製造方法では、チャネル領域から離れた領域において、フローティングゲート４０の拡張領域Ｒ’の一部が拡散層７０の拡張領域Ｓ’の一部とが重畳しているため、熱拡散工程を経ることなく、イオン注入工程により不揮発性半導体記憶装置１０の拡散層７０を形成することができる。なお、実施の形態１および実施の形態２を組み合わせて、チャネル領域でフローティングゲート４０と拡散層７０とを重畳させつつ、上述のようにチャネル領域から離れた領域においてもフローティングゲート４０と拡散層７０とを重畳させるようにしてもよい。

（実施の形態３）
図１３は、実施の形態３に係る不揮発性半導体記憶装置におけるフローティングゲートと拡散層との位置関係を示す平面図である。図１４および図１５は、それぞれ図１３のＣ−Ｃ線およびＤ−Ｄ線に対応する断面図である。なお、図１３のＢ−Ｂ線に対応する断面図は、図８と同様である。

本実施の形態に係る不揮発性半導体記憶装置１０は、書き込みおよび消去用のトランジスタと、読み出し用のトランジスタとが複合した構造を有する。より詳しくは、一つのメモリセルにおいて、読み出し動作用のトランジスタは、書き込みおよび消去動作のトランジスタのフローティングゲートと同じノードのゲートを有し、書き込みおよび消去動作と読み出し動作とが異なるトランジスタで実行される。

図１３に示すように、フローティングゲート４０は、チャネル領域８０のチャネル幅に対応する主領域Ｒと、主領域Ｒのチャネル幅方向の一方の側に延在する拡張領域Ｒ’とを有する点で実施の形態２と共通する。さらに、本実施の形態に係るフローティングゲート４０は、拡張領域Ｒ’から延在し、読み出し用のトランジスタのチャネル領域８２と重畳する拡張領域Ｒ’’を有する点で実施の形態２と相違している。

フローティングゲート４０の拡張領域Ｒ’’を挟んで、一方の側に第３の不純物拡散層領域（ドレイン領域）である拡散層４１０およびエクステンション層４１２が設けられており、他方の側に第４の不純物拡散層領域（ソース領域）である拡散層４２０およびエクステンション層４２２が設けられている。エクステンション層４１２、４２２は、それぞれフローティングゲート４０の拡張領域Ｒ’’の側壁に設けられた側壁絶縁膜５０の下方に形成されている。

本実施の形態に係る不揮発性半導体記憶装置１０では、書き込みおよび消去動作は実施の形態１と同様である。すなわち、書き込み動作時には、拡散層６０を低電圧にし、拡散層７０を高電圧にすることにより、拡散層７０と容量カップリングしたフローティングゲート４０にホットエレクトロンが注入される。

一方、消去動作時には、拡散層６０に高電圧を印加し、拡散層７０を低電圧にすることにより、フローティングゲート４０に蓄積された電子が放出される。

本実施の形態では、実施の形態２と同様に、フローティングゲート４０の拡張領域Ｒ’と、拡散層７０の拡張領域Ｓ’との間で容量結合が得られるため、書き込み動作時における拡散層７０の印加電圧および消去動作における拡散層６０の印加電圧の低電圧化が可能となる。

また、読み出し動作においては、実施の形態２とは異なり、拡散層４１０に電圧（たとえば、５Ｖ）を印加し、拡散層４２０を低電圧（たとえば、０Ｖ）にする。このとき、メモリセルが消去状態の場合には、拡散層４１０と拡散層４２０との間に電流が流れる。一方、メモリセルが書き込み状態の場合には、拡散層４１０と拡散層４２０との間に電流が流れない。この電流に基づいて、フローティングゲート４０に記憶された情報が読み出される。

このように、一つのメモリセルにおいて、書き込みおよび消去動作と読み出し動作とが異なるトランジスタで実行することにより、読み出し動作時にドレインに印加される電圧により、フローティングゲート４０に蓄積された電荷が放出されてしまうおそれを抑制することができる。特に、本実施の形態では、書き込み動作時における拡散層７０の印加電圧および消去動作における拡散層６０の印加電圧が低電圧化されているため、読み出し動作時の影響を抑制することによりメモリセルの信頼性の向上を図ることがきわめて有意義である。

また、書き込みおよび消去動作用のトランジスタにおいては、パンチスルーなどを考慮するとゲート長をある程度長くする必要がある。この点、本実施の形態では、書き込みおよび消去動作用のトランジスタと読み出し動作用のトランジスタとを分けることにより、読み出し動作用のトランジスタのゲート長を書き込みおよび消去動作用のトランジスタのゲート長に比べて短くすることができる。この結果、読み出し動作用のトランジスタの駆動能力の向上が可能となり、メモリセルの高速化が実現可能となる。

（不揮発性メモリアレイ：実施例１）
図１６（Ａ）〜（Ｃ）は、マトリクス状に配置された不揮発性半導体記憶装置すなわち不揮発性メモリアレイ（実施例１）の回路図である。不揮発性半導体記憶装置１０の拡散層７０は、ＭＯＳＦＥＴ１９０のドレインと接続されている。書き込み用ビット線２１０に沿って隣接する不揮発性半導体記憶装置１０の拡散層６０は、それぞれ共通のドレイン線（消去線）２００に接続されている。また、ＭＯＳＦＥＴ１９０のソースは、書き込み用ビット線２１０に接続され、ＭＯＳＦＥＴ１９０のゲート電極は、ワード線２２０に接続されている。

不揮発性半導体記憶装置１０のフローティングゲート４０は、読み出し動作用のトランジスタ４００のゲートを兼ねている。読み出し動作用のトランジスタ４００のソースとなる拡散層４２０は接地されている。また、読み出し動作用のトランジスタ４００のドレインとなる拡散層４１０は、ＭＯＳＦＥＴ５００のソースと接続されている。ＭＯＳＦＥＴ５００のドレインは、読み出し用ビット線２３０に接続されている。また、ＭＯＳＦＥＴ５００のゲート電極はワード線２２０に接続されており、ワード線２２０はＭＯＳＦＥＴ１９０とＭＯＳＦＥＴ５００とで共用されている。

なお、以下の説明において、データの書き込み等を行う注目セル３００に対応する書き込み用ビット線２１０を書き込み用ビット線２１０ａと呼び、注目セル３００に対応しない書き込み用ビット線２１０を書き込み用ビット線２１０ｂと呼ぶ。また、注目セル３００に対応するワード線２２０をワード線２２０ａと呼び、注目セル３００に対応しないワード線２２０をワード線２２０ｂと呼ぶ。

図１６（Ａ）に示すように、注目セル３００について書き込み動作を行う場合には、書き込み用ビット線２１０ａを６Ｖとし、書き込み用ビット線２１０ｂをオープンにする。また、ワード線２２０ａを６Ｖとし、ワード線２２０ｂを０Ｖとする。また、ドレイン線２００を０Ｖとする。注目セル３００については、ＭＯＳＦＥＴ１９０がオン状態となり、不揮発性半導体記憶装置１０の拡散層７０が６Ｖとなる。一方、不揮発性半導体記憶装置１０の拡散層６０は０Ｖとなる。これにより、不揮発性半導体記憶装置１０に関して図３（Ａ）で示した書き込み動作時の状態が得られ、注目セル３００の不揮発性半導体記憶装置１０のフローティングゲートに電子が注入される。

なお、注目セル３００以外のセルについては、ＭＯＳＦＥＴ１９０がオフ状態になるか、拡散層６０と拡散層７０との間に十分な電位差が得られないためフローティングゲートへの電子の注入が生じない。

図１６（Ｂ）に示すように、消去動作を行う場合には、書き込み用ビット線２１０ａおよび書き込み用ビット線２１０ｂを０Ｖとする。また、ワード線２２０を２〜６Ｖとし、ドレイン線２００を１０Ｖとする。これにより、ＭＯＳＦＥＴ１９０がオン状態となり、不揮発性半導体記憶装置１０の拡散層６０に１０Ｖが印加される。一方、不揮発性半導体記憶装置１０の拡散層７０は０Ｖとなる。これにより、不揮発性半導体記憶装置１０に関して図３（Ｂ）で示した消去動作時の状態が得られ、不揮発性半導体記憶装置１０のフローティングゲートから電子が放出される。以上のように本実施例では、複数の不揮発性半導体記憶装置１０の消去が一括して行われるため、消去動作の高速化を図ることができる。

図１６（Ｃ）に示すように、注目セル３００について読み出し動作を行う場合には、書き込み用ビット線２１０をオープンとし、ワード線２２０ａ、２２０ｂをそれぞれを５Ｖ、０Ｖとする。また、ドレイン線２００をオープンとする。注目セル３００については、ＭＯＳＦＥＴ５００がオン状態となり、トランジスタ４００はビット線２３０と接続される。これにより、フローティングゲート４０の電子の蓄積が不十分な場合には、トランジスタ４００およびＭＯＳＦＥＴ５００に電流が流れる。一方、注目セル３００のフローティングゲート４０の電子の蓄積が十分な場合には、トランジスタ４００およびＭＯＳＦＥＴ５００に電流が流れない。この電流を読み出し用ビット線２３０に接続されたセンスアンプで検出することにより注目セル３００に記憶された情報を読み出すことができる。なお、読み出し用ビット線２３０上の他のセルは、ＭＯＳＦＥＴ５００がオフ状態であるためフローティングゲートに蓄積された電子の有無にかかわらず電流が流れない。

以上説明した不揮発性半導体記憶装置の配置（不揮発性メモリアレイ）によれば、注目セルについてのみ書き込み、および読み出しを行うことができ、同時に多数のセルを消去することができる。

（不揮発性メモリアレイ：実施例２）
図１７（Ａ）〜（Ｃ）は、不揮発性メモリアレイ（実施例２）の回路図である。本実施例の不揮発性メモリアレイは、ワード線を書き込み用ワード線と、読み出し用ワード線の２つに分けた点で実施例１の不揮発性メモリアレイと相違する。

具体的には、書き込み用ワード線２２１がＭＯＳＦＥＴ１９０のゲート電極に接続されている。また、読み出し用ワード線２２２がＭＯＳＦＥＴ５００のゲート電極に接続されている。

図１７（Ａ）に示すように、書き込み動作時において、書き込み用ワード線２２１ａ、２２１ｂの電圧をそれぞれ６Ｖ、０Ｖとする一方で、読み出し用ワード線２２２の電圧を０Ｖとする。

図１７（Ｂ）に示すように、消去動作時において、書き込み用ワード線２２１の電圧を５Ｖとする一方で、読み出し用ワード線２２２の電圧を０Ｖとする。

また、図１７（Ｃ）に示すように、読み出し動作時において、書き込み用ワード線２２１の電圧を０Ｖとする一方で、読み出し用ワード線２２２ａ、２２２ｂの電圧をそれぞれ５Ｖ、０Ｖとする。

本実施例の不揮発性メモリアレイによれば、実施例１と同様に注目セルについてのみ書き込み、および読み出しを行うことができ、同時に多数のセルを消去することができる。さらに、ワード線を書き込み用ワード線と、読み出し用ワード線の２つに分けることによりワード線の負荷を低減することができる。

（不揮発性メモリアレイ：実施例３）
図１８（Ａ）〜（Ｃ）は、不揮発性メモリアレイ（実施例３）の回路図である。本実施例の不揮発性メモリアレイは、書き込み用のＭＯＳＦＥＴ１９０が図１６で示した読み出し用のＭＯＳＦＥＴ５００の機能を兼ねている点で実施例１の不揮発性メモリアレイと相違する。

具体的には、図１６で示した読み出し用のＭＯＳＦＥＴ５００が省略され、トランジスタ４００のソース側の拡散層４２０がＭＯＳＦＥＴ１９０のドレインに接続されている。

書き込みおよび消去動作時における各線の印加電圧は実施例１と同様である（図１８（Ａ）および図１８（Ｂ）参照）。また、図１８（Ｃ）に示すように、読み出し動作時において、書き込み用ビット線２１０ａの電圧を０Ｖとし、書き込み用ビット線２１０ｂの電圧をオープンまたは０Ｖとする。

本実施例の不揮発性メモリアレイによれば、実施例１と同様に注目セルについてのみ書き込み、消去および読み出しを行うことができ、かつ、回路構成を簡便化することができる。

本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。

以上の実施の形態では、書き込み動作、消去動作を繰り返し行えるものであるが、初期状態を紫外線照射などにより消去状態としておき、書き込み動作のみ行えるよう回路を簡略することもできる。これにより、Ｏｎｅ−Ｔｉｍｅ ＰＲＯＭ（ＯＴＰＲＯＭ）として機能させることができる。

また、実施の形態３で説明した読み出し用のトランジスタを実施の形態１に係る不揮発性半導体記憶装置に適用して、書き込みおよび消去用のトランジスタと、読み出し用のトランジスタとが複合した構造としてもよい。

実施の形態１に係る不揮発性半導体記憶装置の構造を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置におけるフローティングゲート、第１の不純物拡散層および第２の不純物拡散層の面方向の位置関係を示す図である。 図３（Ａ）は、実施の形態１に係る不揮発性半導体記憶装置の書き込み動作を示す図である。図３（Ｂ）は、実施の形態１に係る不揮発性半導体記憶装置の消去動作を示す図である。図３（Ｃ）は、実施の形態１に係る不揮発性半導体記憶装置の読み出し動作を示す図である。 図４（Ａ）乃至図４（Ｄ）は、実施の形態１に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 図５（Ａ）乃至図５（Ｃ）は、実施の形態１に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 Ｎ型不純物がイオン注入される第２の不純物拡散層の領域とフローティングゲートの位置関係を示す図である。 実施の形態１に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 実施の形態２に係る不揮発性半導体記憶装置１０の構造を示す断面図である。 実施の形態２に係る不揮発性半導体記憶装置におけるフローティングゲート、第１の不純物拡散層および第２の不純物拡散層の面方向の位置関係を示す図である。 図１０（Ａ）乃至図１０（Ｄ）は、実施の形態２に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 図１１（Ａ）乃至図１１（Ｃ）は、実施の形態２に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 実施の形態２に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 実施の形態３に係る不揮発性半導体記憶装置におけるフローティングゲートと拡散層との位置関係を示す平面図である。 図１３のＣ−Ｃ線に対応する断面図である。 図１３のＤ−Ｄ線に対応する断面図である。 図１６（Ａ）乃至図１６（Ｃ）は、実施例１に係る不揮発性メモリアレイの回路図である。 図１７（Ａ）乃至図１７（Ｃ）は、実施例２に係る不揮発性メモリアレイの回路図である。 図１８（Ａ）乃至図１８（Ｃ）は、実施例３に係る不揮発性メモリアレイの回路図である。

符号の説明

１０ 不揮発性半導体記憶装置、２０ 半導体基板、３０ ゲート絶縁膜、４０ フローティングゲート、５０ 側壁絶縁膜、６０ 拡散層、７０ 拡散層。

Claims (11)

1. 第１導電型の半導体基板と、
   前記半導体基板の上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられたフローティングゲートと、
   前記半導体基板内に設けられ、前記フローティングゲートから離間している前記第１導電型と逆の導電型である第２導電型の第１の不純物拡散層と、
   前記フローティングゲートに近接して前記半導体基板内に設けられた前記第２導電型の第２の不純物拡散層と、
   を備え、
   前記フローティングゲートは前記第１の不純物拡散層と前記第２の不純物拡散層との間のチャネル領域のチャネル幅に対応する主領域と、前記主領域のチャネル幅方向の外側に延在する拡張領域を有し、
   前記第２の不純物拡散層は前記拡張領域において前記フローティングゲートと重畳していることを特徴とする不揮発性半導体記憶装置。
2. 前記第２の不純物拡散層はチャネル領域の少なくとも一方の側に回り込む拡張領域を含むことにより当該拡張領域において前記フローティングゲートと重畳していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２の不純物拡散層の主領域が前記半導体基板内において前記フローティングゲートと重畳していることを特徴とする請求項１にまたは２に記載の不揮発性半導体記憶装置。
4. 前記フローティングゲートの両側壁に側壁絶縁膜がさらに設けられ、
   前記フローティングゲートと前記第１の不純物拡散層との離間距離が前記側壁絶縁膜の底部の厚さと同等であることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
5. 第２導電型の第３の不純物拡散層と、
   前記第３の不純物拡散層と離間して設けられた第２の導電型の第４の不純物拡散層と、
   前記第３の不純物拡散層と前記第４の不純物拡散層との間に設けられた別のチャネル両領域と、
   をさらに備え、
   前記フローティングゲートの拡張領域が前記別のチャネル領域とさらに重畳していることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
6. 行列状に配置された請求項５に記載の不揮発性半導体記憶装置と、
   不揮発性半導体記憶装置の第２の不純物拡散層に接続された第１のトランジスタと、
   前記第３の不純物拡散層に接続された第２のトランジスタと、
   不揮発性半導体記憶装置の第１の不純物拡散層に共通接続された消去線と、
   前記第１のトランジスタのゲート電極および前記第２のトランジスタのゲート電極に共通接続されたワード線と、
   前記第１のトランジスタのドレインに共通接続された書き込み用ビット線と、
   前記第２のトランジスタのドレインに共通接続された読み出し用ビット線と、
   を備えることを特徴とする不揮発性メモリアレイ。
7. 行列状に配置された請求項５に記載の不揮発性半導体記憶装置と、
   不揮発性半導体記憶装置の第２の不純物拡散層に接続された第１のトランジスタと、
   前記第３の不純物拡散層に接続された第２のトランジスタと、
   不揮発性半導体記憶装置の第１の不純物拡散層に共通接続された消去線と、
   前記第１のトランジスタのゲート電極に接続された書き込み用ワード線と、
   前記第２のトランジスタのゲート電極に接続された読み出し用ワード線と、
   前記第１のトランジスタのドレインに共通接続された書き込み用ビット線と、
   前記第２のトランジスタのドレインに共通接続された読み出し用ビット線と、
   を備えることを特徴とする不揮発性メモリアレイ。
8. 行列状に配置された請求項５に記載の不揮発性半導体記憶装置と、
   不揮発性半導体記憶装置の第２の不純物拡散層に接続された第１のトランジスタと、
   不揮発性半導体記憶装置の第１の不純物拡散層に共通接続された消去線と、
   前記第１のトランジスタのゲート電極に接続された書き込み用ワード線と、
   前記第１のトランジスタのドレインに共通接続された書き込み用ビット線と、
   前記第３の不純物拡散層に共通接続された読み出し用ビット線と、
   を備えることを特徴とする不揮発性メモリアレイ。
9. 第１導電型の半導体基板内のチャネル領域に近接する主領域および前記主領域に隣接する拡張領域に前記第１導電型と逆の導電型である第２導電型の不純物を注入する第１の工程と、
   前記チャネル領域および前記拡張領域と重畳するように、前記半導体基板の上に絶縁膜を介してフローティングゲートを形成する第２の工程と、
   前記フローティングゲートの側壁に側壁絶縁膜を形成する第３の工程と、
   前記主領域とは反対側の前記フローティングゲートの側壁絶縁膜の外側の領域に、前記第２導電型の不純物を注入する第４の工程と、
   を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
10. 前記第１の工程において、前記第４の工程で注入される不純物よりも拡散速度が高い不純物が注入され、
    前記第１の工程で注入された不純物を熱拡散させることにより、前記チャネル領域で前記フローティングゲートと熱拡散した不純物領域とを重畳させる第５の工程をさらに含むことを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
11. 前記第１の工程において、前記不揮発性半導体記憶装置に並設して製造されるデプレッション型のＭＯＳＦＥＴのチャネル領域に前記第２導電型の不純物が注入されることを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置の製造方法。

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