JP2004266203A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】不揮発性記憶素子の書き替え回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制する。
【解決手段】不揮発性記憶素子を有する半導体装置において、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、前記半導体基板の主面上に第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長方向に沿う状態で前記第１ゲート電極の隣に設けられた第２ゲート電極と、前記第１及び第２ゲート電極の配列方向において前記第１ゲート電極側及び第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、前記半導体基板の主面の前記第１ゲート電極下の領域に設けられた第１導電型の第２半導体領域と、前記第２半導体領域と前記第１ゲート絶縁膜との間に設けられた第１導電型の第３半導体領域とを有する。
【選択図】 図１
【解決手段】不揮発性記憶素子を有する半導体装置において、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、前記半導体基板の主面上に第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長方向に沿う状態で前記第１ゲート電極の隣に設けられた第２ゲート電極と、前記第１及び第２ゲート電極の配列方向において前記第１ゲート電極側及び第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、前記半導体基板の主面の前記第１ゲート電極下の領域に設けられた第１導電型の第２半導体領域と、前記第２半導体領域と前記第１ゲート絶縁膜との間に設けられた第１導電型の第３半導体領域とを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造技術に関し、特に、不揮発性記憶素子を有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリと呼称されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）や、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の代替として、ＯＮＯ（酸化膜／窒化膜／酸化膜：Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ）膜をゲート絶縁膜に使用し、このゲート絶縁膜にホットエレクトロンを注入してＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の閾値電圧を変化させることで不揮発性動作をさせるＭＯＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型不揮発性記憶素子が、例えば、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ：ＶＯＬ２１，Ｎｏ１１，２０００，Ｐ５４３（非特許文献１）に提案されている。
【０００３】
【非特許文献１】
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ：ＶＯＬ２１，Ｎｏ１１，２０００，Ｐ５４３
【０００４】
【発明が解決しようとする課題】
この構造は、製造プロセスが簡単であるため、製造コストが小さいという利点がある半面、消去は、ＯＮＯ膜に注入された電子をトンネル電流でゲート電極に引き抜くため、ゲート電極／基板間電圧（Ｖｃｃ）を高く設定する必要があり、ゲート絶縁膜の破壊防止のため、ゲート絶縁膜を厚くする必要がある。このため、ＭＯＮＯ型不揮発性記憶素子のソース・ドレイン間電流（ドレイン電流Ｉｄｓ）が小さくなり、高速化できないという問題があった。
【０００５】
この問題を解決するため、ゲート絶縁膜にＯＮＯ膜を用いたＭＯＮＯＳ型ＦＥＴと、ゲート絶縁膜に通常の酸化シリコン膜を用いたパストランジスタ（制御用ＭＩＳＦＥＴ）とを等価回路的に直列に接続し、ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜（ＯＮＯ膜）のみにホットエレクトロンを注入させる不揮発性記憶素子が提案されている。
【０００６】
この不揮発性記憶素子の利点は、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴの電位を別々に設定することができ、消去時にはＭＯＮＯＳ型ＦＥＴのゲート電極のみ高電圧を印加できるため、パストランジスタとして働く制御用ＭＩＳＦＥＴのゲート絶縁膜の膜厚を薄くすることができる。この不揮発性記憶素子においては、ＭＯＮＯＳ型ＦＥＴにホットエレクトロンが注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧が変化し、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴとが直列に接続された系全体の閾値電圧が変化する。この系の閾値電圧を効率良く変化させるために、ＭＯＮＯＳ型ＦＥＴの基板表面（チャネル形成領域）をＮ型、制御用ＭＩＳＦＥＴの基板表面（チャネル形成領域）をＰ型とし、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴとの境界部にＰＮ接合を形成することで、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴとの境界部で電界の最大点を形成し、ホットエレクトロンの注入点を制御用ＭＩＳＦＥＴに近い領域とする工夫がなされている。
【０００７】
しかしながら、このような不揮発性記憶素子においては、以下に示す問題を解決する必要がある。
不揮発性記憶素子の読み出し動作は、例えば、ソース領域に０［Ｖ］、ドレイン領域に１［Ｖ］、ＭＯＮＯＳ型ＦＥＴのゲート電極（メモリゲート電極）及び制御用ＭＩＳＦＥＴのゲート電極（コントロールゲート電極）に１．５［Ｖ］、基板（又はウエル領域）に０［Ｖ］の電位を夫々印加することによって行われる。この時、ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜に多くの電子が捕獲されている場合、ＭＯＮＯＳ型ＦＥＴの閾値電圧が高くなり、制御用ＭＩＳＦＥＴの基板表面にチャネル（電流通路）が形成されても、ソース・ドレイン間にドレイン電流（Ｉｄｓ）が流れない「ＯＦＦ状態」となる。ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜に電子がいない場合（又は正孔が捕獲されている場合）、ＭＯＮＯＳ型ＦＥＴの閾値電圧が低くなり、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」となる。この時のドレイン電流は、制御用ＭＩＳＦＥＴの基板表面、及びＭＯＮＯＳ型ＦＥＴの基板表面（基板とゲート絶縁膜との界面近傍）を電流経路として流れる。
【０００８】
一方、不揮発性記憶素子の書き込み動作は、例えば、ドレイン領域に６［Ｖ］、ソース領域に０［Ｖ］、ＭＯＮＯＳ型ＦＥＴのゲート電極に１２［Ｖ］、制御用ＭＩＳＦＥＴのゲート電極に０．５［Ｖ］、基板（又はウエル領域）に０［Ｖ］の電圧を印加し、ＭＯＮＯＳ型ＦＥＴの基板表面側からＭＯＮＯＳ型ＦＥＴのゲート絶縁膜にホットエレクトロンを注入することによって行われる。この時、ホットエレクトロンは、制御用ＭＩＳＦＥＴ側に設けられた注入点（電界の最大点）からＭＯＮＯＳ型ＦＥＴのゲート絶縁膜に注入されるが、ホットエレクトロンの注入は高電界によって行われるため、ホットエレクトロンの注入回数に応じてＭＯＮＯＳ型ＦＥＴの基板表面におけるキャリア移動度が劣化する。
【０００９】
従って、従来の不揮発性記憶素子においては、ホットエレクトロンの注入回数に応じて、読み出し時におけるドレイン電流が減少（電流駆動能力が低下）する。このような読み出し時におけるドレイン電流の減少は、長期間安定して動作する半導体装置の長期信頼性に影響するため、改善が必要である。
【００１０】
また、上記のような不揮発性記憶素子の消去動作をホットホールの注入による消去方式を用いた場合では、例えば、ドレイン領域に０［Ｖ］、ソース領域に０［Ｖ］、ＭＯＮＯＳ型ＦＥＴのゲート電極に−６［Ｖ］、制御用ＭＩＳＦＥＴの電極及び基板（又はウエル領域）に０［Ｖ］の電圧を印加し、制御用ＭＩＳＦＥＴの電極下のチャネル形成領域からゲート絶縁膜にホットホールを注入させることによって行われる。このような消去動作を用いた場合においても、ホットホールの注入回数に応じて読み出し時におけるドレイン電流が減少（電流駆動能力が低下）する。
【００１１】
本発明の目的は、不揮発性記憶素子の書き替え回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制することが可能な技術を提供することにある。
本発明の他の目的は、不揮発性記憶素子のドレイン電流の増加を図ることが可能な技術を提供することにある。
本発明の他の目的は、不揮発性記憶素子を有する半導体装置の長期信頼性を確保することが可能な技術を提供することにある。
本発明の他の目的は、不揮発性記憶素子を有する半導体装置の高集積化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）不揮発性記憶素子を有する半導体装置において、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記半導体基板の主面上に第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長方向に沿う状態で前記第１ゲート電極の隣に設けられた第２ゲート電極と、
前記第１及び第２ゲート電極の配列方向において前記第１ゲート電極側及び第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、
前記半導体基板の主面の前記第１ゲート電極下の領域に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域と前記第１ゲート絶縁膜との間に設けられた第１導電型の第３半導体領域とを有する。
【００１３】
（２）前記手段（１）において、
前記不揮発性記憶素子は、前記第１ゲート絶縁膜に電荷が蓄積されることで前記ソース領域・ドレイン領域間を流れる電流の閾値電圧を制御してメモリ動作する構造になっている。
【００１４】
（３）前記手段（１）において、
前記不揮発性記憶素子は、読み出し時、前記第２半導体領域を通って、前記ソース領域・ドレイン領域間に電流が流れる構造になっている。
【００１５】
（４）前記手段（１）において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２ゲート電極側の前記第１半導体領域、並びに前記第２及び第３半導体領域と接して設けられた第２導電型の第４半導体領域を有し、
前記第２及び第３半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接している。
【００１６】
（５）前記手段（１）において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２ゲート電極側の前記第１半導体領域と接して設けられた第２導電型の第４半導体領域と、
前記第２及び第３半導体領域と、前記第４半導体領域との間に、前記第２乃至第４半導体領域と接して設けられた第１導電型の第５半導体領域とを有し、
前記第２及び第３の半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接している。
【００１７】
（６）前記手段（１）において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２半導体領域と接して設けられた第２導電型の第４半導体領域を有し、
前記第３半導体領域は、前記第４半導体領域から離間して形成され、
前記第２半導体領域は、前記第４半導体領域と前記第３半導体領域との間にも形成されている。
【００１８】
（７）前記手段（６）において、
前記不揮発性記憶素子は、更に、前記第２ゲート電極側の前記第１半導体領域と前記第４半導体領域との間に、前記第１及び第４半導体領域と接して設けられた第１導電型の第５半導体領域を有し、
前記第２及び第３半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接している。
【００１９】
（８）不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面に素子分離領域によって区画された活性領域を形成する工程と、
前記半導体基板の主面の活性領域に不純物を導入して、第１導電型の第１半導体領域、前記第１半導体領域よりも浅い位置に第２導電型の第２半導体領域を形成する工程と、
前記活性領域上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、
前記活性領域の前記第１ゲート電極と隣り合う領域上に第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、
前記活性領域に不純物を導入して第１導電型のソース領域及びドレイン領域を形成する工程とを有する。
【００２０】
（９）前記手段（８）において、
更に、前記第１ゲート電極形成工程の後であって、前記第２ゲート電極形成工程の前に、前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記第１ゲート電極を境にして前記第２ゲート電極が形成される領域と反対側の前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記サイドウォールスペーサに整合した第２導電型の第３半導体領域を形成する工程とを有する。
【００２１】
（１０）前記手段（８）において、
更に、前記第１ゲート電極形成工程の後であって、前記第２ゲート電極形成工程の前に、前記第１ゲート電極を境にして前記第２ゲート電極が形成される領域と反対側における前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記第１ゲート電極に整合した第１導電型の第３半導体領域を形成する工程と、前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記第１ゲート電極を境して前記第２ゲート電極が形成される領域と反対側における前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記サイドウォールスペーサに整合した第２導電型の第４半導体領域を形成する工程とを有する。
【００２２】
（１１）不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面に素子分離領域によって区画された活性領域を形成する工程と、
前記半導体基板の主面の活性領域に不純物を導入して、第１導電型の第１半導体領域を形成する工程と、
前記活性領域上に、第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、
前記活性領域に不純物を導入して、前記第１ゲート電極に整合した第２導電型の第２半導体領域を形成する工程と、
前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記活性領域に不純物を導入して、前記サイドウォールスペーサに整合し、かつ前記第２半導体領域よりも浅い第１導電型の第３半導体領域を形成する工程と、
前記活性領域の前記第１ゲート電極と隣り合う領域上に、電荷蓄積部として機能する第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、
前記活性領域に不純物を導入して、第２導電型のソース領域及びドレイン領域を形成する工程とを有する。
【００２３】
（１２）不揮発性記憶素子を有する半導体装置であって、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記半導体基板の主面の前記第１ゲート電極と隣り合う領域上に、第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長と同一方向の第２ゲート電極と、
前記第１及び第２領域の配列方向において前記第１ゲート電極側及び前記第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、
前記第１ゲート電極下に設けられ、かつ不純物濃度分布のピーク値が１×１０１８［ａｔｏｍｓ／ｃｍ３］未満の第１導電型の第２半導体領域とを有する。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２５】
（実施形態１）
本実施形態１では、コントロールゲート電極上にメモリゲート電極の一部を乗り上げた不揮発性記憶素子を有する半導体装置に本発明を適用した例について説明する。
【００２６】
図１は、本発明の実施形態１である半導体装置に搭載された不揮発性記憶素子の概略構成を示す図（（ａ）は模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）であり、
図２乃至図１１は、本発明の実施形態１である半導体装置の製造工程中における模式的断面図である。
【００２７】
本実施形態１の半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを有し、１つのメモリセルは、図１（ａ）に示す１つの不揮発性記憶素子Ｑｍ１で構成されている。
【００２８】
図１（ａ）に示すように、本実施形態１の半導体装置は、半導体基板として、例えば単結晶シリコンからなるｐ型半導体基板（以下、単に基板と呼ぶ）１を主体に構成されている。
【００２９】
基板１の主面（回路形成面，素子形成面）には、トランジスタ素子の形成領域として使用される活性領域１ａを区画するための素子分離領域２が選択的に形成されている。素子分離領域２は、これに限定されないが、例えば周知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によって形成されている。ＳＴＩ技術による素子分離領域２は、基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、その後、前記絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化することによって形成される。
【００３０】
活性領域１ａには、ｐ型ウエル領域３、及びメモリセルを構成する不揮発性記憶素子Ｑｍ１が形成されている。不揮発性記憶素子Ｑｍ１は、図１（ａ）及び図１（ｂ）に示すように、主に、チャネル形成領域ｃｈ１、電荷蓄積部として機能するゲート絶縁膜６、メモリゲート電極（ＭＧ）７、チャネル形成領域ｃｈ２、ゲート絶縁膜１１、コントロールゲート電極（ＣＧ）１３、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５等を有する構成になっており、等価回路的にＭＯＮＯＳ型ＦＥＴと、制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列に接続した構成になっている。
【００３１】
メモリゲート電極（ＭＧ）７は、情報蓄積部として機能するゲート絶縁膜６を介在して、基板１の主面の活性領域１ａ上に設けられている。メモリゲート電極７は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。このメモリゲート電極７の上面には、その上面を覆うようにして例えば酸化シリコン膜からなる絶縁膜（キャップ絶縁膜）８が設けられている。
【００３２】
ゲート絶縁膜６は、ＯＮＯ（窒化膜／酸化膜／窒化膜：Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ）膜で形成され、本実施形態では、例えば基板１の主面側から酸化シリコン膜６ａ／窒化シリコン膜６ｂ／酸化シリコン膜６ｃの順に配置されたＯＮＯ膜で形成されている。
【００３３】
メモリゲート電極７のゲート長方向において、メモリゲート電極７の互いに反対側に位置する２つの側壁には、メモリゲート電極７に整合して形成されたサイドウォールスペーサ９が夫々設けられている。サイドウォールスペーサ９は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００３４】
ここで、本実施形態１の活性領域１ａはメモリゲート電極７を境にして互いに反対側に位置する２つの領域に区分される。本実施形態１では、説明し易くするため、メモリゲート電極７によって区分された２つの領域のうち、一方の領域（図１に向かって左の領域）を第１領域ｓａ１と呼び、他方の領域（図１に向かって右側の領域）を第２領域ｓａ２と呼ぶ。
【００３５】
コントロールゲート電極（ＣＧ）１３は、ゲート絶縁膜１１を介在して基板１の主面の活性領域１ａ上に設けられている。また、コントロールゲート電極１３は、そのゲート長がメモリゲート電極７のゲート長方向に沿う状態でメモリゲート電極７の隣に設けられている。本実施形態１のコントロールゲート電極１３は、活性領域１ａ中の第１領域ｓａ１側に設けられている。また、本実施形態１のコントロールゲート電極１３は、その一部をメモリゲート電極７上に乗り上げた構造になっており、絶縁膜８及び一方（第１領域ｓａ１側）のサイドウォールスペーサ９によってメモリゲート電極７と電気的に分離されている。コントロールゲート電極１３は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成され、ゲート絶縁膜１１は、例えば酸化シリコン膜で形成されている。
【００３６】
２つのサイドウォールスペーサ９のうち、他方（第２領域ｓａ２側）のサイドウォールスペーサ９の外側には、この他方のサイドウォールスペーサ９に整合して形成されたサイドウォールスペーサ１４が設けられている。また、コントロールゲート電極１３のゲート長方向において、コントロールゲート電極１３の互いに反対側に位置する２つの側壁には、このコントロールゲート電極１３に整合して形成されたサイドウォールスペーサ１４が夫々設けられている。これらのサイドウォールスペーサ１４は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００３７】
ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５は、メモリゲート電極７及びコントロールゲート電極１３の配列方向において互いに離間して基板１の主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に設けられている。コントロールゲート電極１３側（第１領域ｓａ１側）に設けられた一方のｎ型半導体領域１５は、コントロールゲート電極１３の側壁に設けられた一方のサイドウォールスペーサ１４に整合して形成され、メモリゲート電極７側（第２領域ｓａ２側）に設けられた他方のｎ型半導体領域１５は、他方のサイドウォールスペーサ９の外側に設けられたサイドウォールスペーサ１４に整合して形成されている。
【００３８】
第１チャネル形成領域ｃｈ１は、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５間であって、基板１の主面のメモリゲート電極７下の領域に設けられている。この第１チャネル形成領域ｃｈ１には、ｎ型半導体領域４及びｐ型半導体領域５が設けられている。ｐ型半導体領域５は、基板１の主面から深さ方向に向かってｎ型半導体領域４よりも浅い位置、即ちメモリゲート電極７下のゲート絶縁膜６とｎ型半導体領域４との間に設けられている。また、ｐ型半導体領域５は、基板１の主面から深さ方向に厚さを持ち、ｎ型半導体領域４と接している。
【００３９】
第２チャネル形成領域ｃｈ２は、一方（領域ｓａ１側）のｎ型半導体領域１５と第１チャネル形成領域ｃｈ１との間であって、基板１の主面のコントロールゲート電極下の領域に設けられている。この第２チャネル形成領域ｃｈ２には、ｐ型半導体領域１０が設けられている。
【００４０】
ｐ型半導体領域１０は、一方（第１領域ｓａ１側）のサイドウォールスペーサ９に整合して形成され、一方（第１領域ｓａ１側）のｎ型半導体領域１５と、メモリゲート電極７下に位置するｎ型及びｐ型半導体領域（４，５）との間に、これらの半導体領域（１５，４，５）と接して設けられている。ｎ型及びｐ型半導体領域（４，５）は、他方（第２領域ｓａ２側）のｎ型半導体領域１５と、コントロールゲート電極１３下に位置するｐ型半導体領域１０との間に、これらの半導体領域（１５，１０）と接して設けられている。即ち、本実施形態１の不揮発性記憶素子Ｑｍ１は、第１領域ｓａ１側から第２領域ｓａ２側に向かって、例えば、一方のｎ型半導体領域１５からなるソース領域、ｐ型半導体領域１０が設けられた第２チャネル形成領域ｃｈ２、ｎ型及びｐ型半導体領域（４，５）が設けられた第１チャネル形成領域ｃｈ１、他方のｎ型半導体領域１５からなるドレイン領域を順次配置した構造になっている。また、本実施形態１の不揮発性記憶素子Ｑｍ１は、メモリゲート電極７下の基板表面をｐ型半導体領域５によってｐ型とし、コントロールゲート電極１３下の基板表面をｐ型半導体領域１０によってｐ型とした構造になっている。
【００４１】
本実施形態１において、図１のＸ−Ｘ’方向のメモリゲート電極７下の不純物濃度プロファイルを図５１に示す。
ｎ型半導体領域１５は、ピーク値が例えば１×１０２１［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっており、
ｐ型半導体領域１０は、ピーク値が例えば１×１０１７［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっており、
ｎ型半導体領域４は、ピーク値が例えば１×１０１８［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっており、
ｐ型半導体領域５は、ピーク値が例えば１×１０１７［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっている。
また、ｐ型ウエル領域３は、ピーク値が例えば１×１０１８［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっている。
【００４２】
コントロールゲート電極１３の表面、並びに一方及び他方のｎ型半導体領域１５の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層１７が形成されている。シリサイド層１７は、例えばサリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術により、サイドウォールスペーサ１４に整合して形成されている。即ち、本実施形態１の不揮発性記憶素子Ｑｍ１は、サリサイド構造になっている。
【００４３】
不揮発性記憶素子Ｑｍ１は、等価回路的にＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列に接続した構成になっており、メモリゲート電極７下のゲート絶縁膜（ＯＮＯ膜）６における窒化シリコン膜６ｂ中のトラップにホットエレクトロンが注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧（メモリゲート電極７における閾値電圧：Ｖｔｈ）が変化し、制御用ＭＩＳＦＥＴとＭＯＮＯＳ型ＦＥＴが直列に接続された系全体の閾値電圧（コントロール電極１３における閾値電圧とメモリゲート電極７における閾値電圧の系全体の閾値電圧）が変化する。即ち、不揮発性記憶素子Ｑｍ１は、電荷蓄積部として機能するゲート絶縁膜６に電荷が蓄積されることで、ソース・ドレイン間に流れるドレイン電流の閾値電圧を制御してメモリ動作する構造になっている。
【００４４】
また、ホットエレクトロンを注入するゲート絶縁膜（ＯＮＯ膜）６の窒化シリコン膜６ｂは、特に窒化シリコン（ＳｉＮ）膜に限るものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）膜のような膜中に窒素を含有する絶縁膜で形成することもできる。このような酸窒化シリコン膜で形成した場合、窒化シリコン膜に比べてゲート絶縁膜６のゲート耐圧を高めることができる。このため、後述するようなホットエレクトロン又はホットホールの注入回数に応じたメモリゲート電極７下の基板表面（基板とゲート絶縁膜との界面近傍）におけるキャリア移動度の劣化に対しての耐性を強めることができる。
【００４５】
不揮発性記憶素子Ｑｍ１の書き込み動作は、コントロールゲート電極１３側（第１領域ｓａ１側）のｎ型半導体領域１５をソース領域、メモリゲート電極７側（第２領域ｓａ２側）のｎ型半導体領域１５をドレイン領域とした場合、例えば、ドレイン領域のｎ型半導体領域１５に６［Ｖ］、ソース領域のｎ型半導体領域１５に０［Ｖ］、メモリゲート電極７に１２［Ｖ］、コントロールゲート電極１３に０．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電圧を印加し、メモリゲート電極７下の第１チャネル形成領域ｃｈ１側（基板１側）からゲート絶縁膜６の窒化シリコン膜６ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、ゲート絶縁膜６の下層の酸化シリコン膜６ａを通過させることによって行われる。
【００４６】
不揮発性記憶素子Ｑｍ１の消去動作は、例えば、ゲート絶縁膜６の窒化シリコン膜６ｂに注入された電子をメモリゲート電極７に放出させることによって行う第１の消去方式と、メモリゲート電極７下の第１チャネル形成領域ｃｈ１側（基板１側）からゲート絶縁膜６の窒化シリコン膜６ｂ中にホットホールを注入して行う第２の消去方式と、ゲート絶縁膜６の窒化シリコン膜６ｂに注入された電子を半導体領域５に放出させることによって行なう第３の消去方式とがある。
【００４７】
第１の方式では、例えば、ソース領域及びドレイン領域に０［Ｖ］、メモリゲート電極７に１５［Ｖ］、コントロールゲート電極１３及びｎ型ウエル領域３に０［Ｖ］の電圧を印加し、ゲート絶縁膜６の上層の酸化シリコン膜６ｃをトンネリングさせて、ゲート絶縁膜６の窒化シリコン膜６ｂからメモリゲート電極７に電子を放出させることによって行われる。
【００４８】
第２の方式では、例えば、ドレイン領域に７［Ｖ］、ソース領域に０［Ｖ］、メモリゲート電極７に−６［Ｖ］、コントロールゲート電極１３及びｐ型ウエル領域３に０［Ｖ］の電位を夫々印加し、ゲート絶縁膜６の下層の酸化シリコン膜６ａを通過させて、メモリゲート電極７下の第１チャネル形成領域ｃｈ１側（基板１側）からゲート絶縁膜６の窒化シリコン膜６ｂ中にホットホールを注入させることによって行われる。
【００４９】
第３の方式では、例えば、ゲート絶縁膜６の窒化シリコン膜６ｂに注入された電子を、半導体領域５に放出することで行われる。この方式では、例えば、ソース領域及びドレイン領域に０［Ｖ］、メモリゲート電極７に−１５［Ｖ］、コントロールゲート電極１３及びｐ型ウエル領域３に０［Ｖ］の電圧を印加し、ゲート絶縁膜６の下層の酸化シリコン膜６ａをトンネリングさせて、ゲート絶縁膜６の窒化シリコン膜６ｂから半導体領域５に電子を放出させることによって行われる。
【００５０】
不揮発性記憶素子Ｑｍ１の読み出し動作は、例えば、ソース領域に０［Ｖ］、ドレイン領域に１［Ｖ］、メモリゲート電極７及びコントロールゲート電極１３に１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電位を夫々印加して行われる。この時、電荷蓄積部として機能するゲート絶縁膜６の窒化シリコン膜６ｂ中のトラップに多くの電子が捕獲されている場合、メモリゲート電極７下の第１チャネル形成領域ｃｈ１に設けられたｎ型半導体領域４に空乏層が広がり、メモリゲート電極７における閾値電圧（ＭＯＮＯＳ型ＦＥＴの閾値電圧）が高くなるため、コントロールゲート電極１３下の第２チャネル形成領域ｃｈ２にチャネル（電流経路）が形成されても、ソース・ドレイン間にドレイン電流が流れない「ＯＦＦ状態」となる。一方、ゲート絶縁膜６の窒化シリコン膜６ｂ中のトラップに電子がいない場合（又は多くの正孔が捕獲されている場合）、第１チャネル形成領域ｃｈ１のｎ型半導体領域４に空乏層が広がらず、メモリゲート電極７における閾値電圧が低くなるため、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」となる。この「ＯＮ」，「ＯＦＦ」の２状態が“０”，“１”に対応する。
【００５１】
不揮発性記憶素子Ｑｍ１の書き込み動作において、ホットエレクトロンは、コントロールゲート電極１３側に設けられた注入点（電界の最大点）からメモリゲート電極７下のゲート絶縁膜６に注入されるが、ホットエレクトロンの注入は高電界によって行われるため、ホットエレクトロンの注入回数に応じてメモリゲート電極７下の基板表面（基板とゲート絶縁膜との界面近傍）におけるキャリア移動度が劣化する。
【００５２】
また、上記した消去動作方式３のようなホットホール注入による消去動作を採用した場合においても、上記のホットエレクトロン注入時程の高電界ではないが、ホットホールの注入回数に応じてメモリゲート電極７下の基板表面におけるキャリア移動度が劣化する。
【００５３】
一方、不揮発性記憶素子Ｑｍ１の読み出し動作において、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」の時、図１（ｂ）に示すように、ドレイン電流Ｉｄｓは、メモリゲート電極７下のｎ型半導体領域４、及びコントロールゲート電極１３下の基板表面（基板とゲート絶縁膜との界面近傍）を電流経路として流れる。即ち、メモリゲート電極７下におけるドレイン電流は、メモリゲート電極７下の基板表面（基板とゲート絶縁膜との界面近傍）を流れず、メモリゲート電極７下の基板表面から離れたｎ型半導体領域４を電流経路として流れる。メモリゲート電極７下の基板表面から離れたｎ型半導体領域４は、ホットエレクトロン又はホットホール注入時の高電界によって受けるダメージがメモリゲート電極７下の基板表面よりも少ない、又はダメージを受けないため、キャリア移動度の劣化が起こり難い。
【００５４】
従って、ホットエレクトロン又はホットホールの注入回数、即ち、書き替え（消去及び書き込み）回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制することができる。
また、書き替え（消去及び書き込み）回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制できるため、長期間安定して動作する半導体装置の長期信頼性を確保できる。
【００５５】
次に、本実施形態１の半導体装置の製造について、図２乃至図１１を用いて説明する。
まず、比抵抗１０［Ωｃｍ］を有するｐ型単結晶シリコンからなる基板１を準備し、その後、図２に示すように、基板１の主面に、活性領域（素子形成領域）１ａを区画するための素子分離領域２を形成する。素子分離領域２は、例えば周知のＳＴＩ技術を用いて形成する。具体的には、素子分離領域２は、基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ法で平坦化することによって形成される。
【００５６】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図３に示すように、ｐ型ウエル領域３を形成する。ｐ型ウエル領域３を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、ｐ型ウエル領域３の深さ方向における不純物濃度に均一性を持たせるため、例えば３回行う。
１回目のイオン注入は、例えば加速エネルギが５００ＫｅＶ程度，ドーズ量が１×１０１３［ａｔｏｍｓ／ｃｍ２］程度の条件で行い、
２回目のイオン注入は、例えば加速エネルギが１５０ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］程度の条件で行い、
３回目のイオン注入は、例えば加速エネルギが５０ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］程度の条件で行う。
なお、不純物を導入してｐ型ウエル領域３を形成した後、このｐ型ウエル領域３の不純物を活性化させるための熱処理が施される。
【００５７】
次に、基板１の主面側からその主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に、ｎ型半導体領域を形成するための不純物、及びｐ型半導体領域を形成するための不純物を選択的にイオン注入して、図３に示すように、基板１の表面にｐ型半導体領域５、このｐ型半導体領域５よりも深い位置にｎ型半導体領域４を形成する。ｐ型半導体領域５及びｎ型半導体領域４は互いに接して形成される。
【００５８】
ｎ型半導体領域４を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。この砒素のイオン注入は、例えば、加速エネルギが２５ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］程度の条件で行う。
ｐ型半導体領域５を形成するための不純物としては、例えばインジウム（Ｉｎ）を使用する。このインジウムのイオン注入は、例えば、加速エネルギが１５ＫｅＶ程度，ドーズ量が５×１０１１［ａｔｏｍｓ／ｃｍ２］の条件で行う。
なお、不純物を導入して半導体領域（４，５）を形成した後、この半導体領域（４，５）の不純物を活性化させる熱処理が施される。
【００５９】
次に、基板１の主面の活性領域１ａ上に、ＯＮＯ膜からなるゲート絶縁膜６を形成する。ＯＮＯ膜の形成は、まず、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して、基板１の主面の活性領域１ａ上に、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜６ａを形成し、その後、酸化シリコン膜６ａ上を含む基板１の主面上の全面に、例えば１０［ｎｍ］程度の膜厚の窒化シリコン膜６ｂをＣＶＤ法で形成し、その後、窒化シリコン膜６ｂ上に、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜６ｃをＣＶＤ法で形成し、緻密化のための熱処理を施すことによって行う。このとき、窒化シリコン膜６ｂをその一部に窒素を含有するような絶縁膜で形成することもできる。酸窒化シリコン膜で形成する場合には、例えば、モノシラン（ＳｉＨ４）等のようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成することができる。
【００６０】
次に、基板１の主面の活性領域１ａ上を覆うようにして酸化シリコン膜６ｃ上に、例えば２００［ｎｍ］程度の膜厚の多結晶シリコン膜をＣＶＤ法で形成し、その後、前記多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その後、前記多結晶シリコン膜に注入された不純物を活性化させる熱処理を施し、その後、活性領域１ａ上を覆うようにして前記多結晶シリコン膜上に、例えば５０［ｎｍ］程度の膜厚の酸化シリコン膜からなる絶縁膜８をＣＶＤ法で形成する。この絶縁膜８は、以後の工程で形成される各サイドウォールスペーサ形成時に、オーバーエッチングによるメモリゲート電極７表面の削れを防止するためのキャップ膜として形成される。その後、絶縁膜８、及び前記多結晶シリコン膜をパターンニングして、図４に示すように、基板１の主面の活性領域１ａ上に、上面が絶縁膜８で覆われたメモリゲート電極（ＭＧ）７を形成し、その後、メモリゲート電極７及び絶縁膜８をマスクにして、ＯＮＯ（酸化シリコン膜６ａ／窒化シリコン膜６ｂ／酸化シリコン膜６ｃ）膜をパターンニングする。この工程により、図４に示すように、ＯＮＯ膜からなるゲート絶縁膜６を介在して、基板１の主面の活性領域１ａ上にメモリゲート電極７が形成される。
【００６１】
次に、図５に示すように、ゲート電極７のゲート長方向の側壁にサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ９は、ゲート電極７に整合して形成される。
【００６２】
次に、メモリゲート電極７を境にしてコントロールゲート電極が形成される領域と反対側の領域における半導体領域上、具体的には第２領域ｓａ２側のサイドウォールスペーサ９と素子分離領域２との間のｐ型半導体領域５上をマスクＭ１で覆った状態で、基板１の主面側からその主面の活性領域１ａ、具体的にはコントロールゲート電極が形成される第１領域ｓａ１に不純物を選択的にイオン注入して、図６に示すように、一方のサイドウォールスペーサ９に整合したｐ型半導体領域１０を形成する。マスクＭ１としては、例えば周知のフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。
【００６３】
ｐ型半導体領域１０を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、例えば、加速エネルギが５０ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。
なお、不純物を導入してｐ型半導体領域１０を形成した後、このｐ型半導体領域１０の不純物を活性化させるための熱処理が施される。
【００６４】
次に、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して、図７に示すように、基板１の主面の活性領域１ａ中の第１領域ｓａ１上、具体的にはｐ型半導体領域１０上に、例えば３［ｎｍ］程度の膜厚の酸化シリコン膜からなるゲート絶縁膜１１を形成し、その後、図７に示すように、ゲート絶縁膜１１上及びメモリゲート電極７上を含む基板１の主面上に、例えば１５０［ｎｍ］程度の膜厚の多結晶シリコン膜１２をＣＶＤ法で形成し、その後、多結晶シリコン膜１２に、抵抗値を低減する不純物をイオン注入する。なお、抵抗値を低減する不純物を多結晶シリコン膜１２に導入した後、多結晶シリコン膜１２の不純物を活性化させる熱処理が施される。
【００６５】
次に、多結晶シリコン膜１２をパターンニングして、図８に示すように、活性領域１ａ中の第１領域ｓａ１側にコントロールゲート電極（ＣＧ）１３を形成する。コントロールゲート電極１３は、その一部をメモリゲート電極７上に乗り上げた形状で形成される。
【００６６】
次に、図９に示すように、コントロールゲート電極１３のゲート長方向における側壁、及びコントロールゲート電極１３と反対側（第２の領域ｓａ２側）に位置するサイドウォールスペーサ９の外側に、サイドウォールスペーサ１４を形成する。サイドウォールスペーサ１４は、基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。コントロールゲート電極１３の側壁におけるサイドウォールスペーサ１４は、コントロールゲート電極１３に整合して形成される。サイドウォールスペーサ９の外側におけるサイドウォールスペーサ１４は、サイドウォールスペーサ９に整合して形成される。
【００６７】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図１０に示すように、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５を形成する。ｎ型半導体領域１５は、サイドウォールスペーサ１４に整合して形成される。
【００６８】
ｎ型半導体領域１５を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。このＡｓのイオン注入は、例えば、加速エネルギが４０ＫｅＶ程度，ドーズ量が１×１０１５［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｎ型半導体領域１５を形成した後、ｎ型半導体領域１５の不純物を活性化させるための熱処理が施される。
【００６９】
次に、自然酸化膜等を除去して、コントロールゲート電極１３及びｎ型半導体領域１５の表面を露出させた後、図１１に示すように、これらの表面上を含む基板１の主面上の全面に、高融点金属膜として例えばコバルト（Ｃｏ）膜１６を形成する。
【００７０】
次に、ゲート電極１３及びｎ型半導体領域１５の夫々のシリコン（Ｓｉ）とコバルト膜１６のＣｏとを反応させる熱処理を施して、ゲート電極１３の表面、及びｎ型半導体領域１５の表面に、金属・半導体反応層であるシリサイド（ＣｏＳｉ）層１７を形成する。シリサイド層１７は、サイドウォールスペーサ１４に整合して形成される。
【００７１】
次に、シリサイド層１７が形成された領域以外の未反応のコバルト膜１６を選択的に除去し、その後、シリサイド層１７を活性化させる熱処理を施す。この工程により、図１に示す不揮発性記憶素子Ｑｍ１が形成される。
【００７２】
このように、本実施形態１によれば、書き替え回数に伴うドレイン電流Ｉｄｓの減少（電流駆動能力）を抑制した不揮発性記憶素子Ｑｍ１を提供することができる。
また、不揮発性記憶素子を有する半導体装置の長期信頼性を確保できる。
また、書き替え回数に伴うドレイン電流の減少を抑制した不揮発性記憶素子Ｑｍ１を有する半導体装置を製造できる。
また、書き替え回数に伴うドレイン電流の減少を抑制し、シリサイド層によってコントロールゲート電極を低抵抗化した不揮発性記憶素子Ｑｍ１を有する半導体装置を製造できる。
【００７３】
（実施形態２）
図１２は、本発明の実施形態２である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図１３及び図１４は、本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。
【００７４】
前述の実施形態１の不揮発性記憶素子Ｑｍ１は、図１に示すように、メモリゲート電極７上にコントロールゲート電極１３の一部を乗り上げた構造になっているが、本実施形態２の不揮発性記憶素子Ｑｍ２は、図１２に示すように、コントロールゲート電極１３をサイドウォール形状に加工した構造になっている。このような構造にすることにより、不揮発性記憶素子Ｑｍ２の占有面積を小さくすることができる。以下、コントロールゲート電極がサイドウォール形状で形成された不揮発性記憶素子Ｑｍ２を有する半導体装置の製造について、図１３及び図１４を用いて説明する。
【００７５】
前述の実施形態１と同様のプロセスを施して、図８に示すように、コントロールゲート電極１３まで形成した後、コントロールゲート電極１３にＲＩＥ等の異方性エッチングを施して、図１３に示すように、一方（第１の領域ｓａ１側）のサイドウォールスペーサ９の外側に、サイドウォール形状のコントロールゲート電極１３を形成する。このサイドウォール形状のコントロールゲート電極１３は、一方のサイドウォールスペーサ９に整合して形成される。また、サイドウォール形状のコントロールゲート電極１３は、サイドウォールスペーサ９及び絶縁膜８によってメモリゲート電極７と電気的に分離される。
【００７６】
次に、サイドウォール形状のコントロールゲート電極１３上を含む基板１の主面上の全面に、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施して、図１４に示すように、サイドウォール形状のコントロールゲート電極１３の外側、及び他方（第２の領域ｓａ２側）のサイドウォールスペーサ９の外側に、サイドウォールスペーサ１４を形成する。
【００７７】
この後、前述の実施形態１と同様の方法で、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５、及びシリサイド層１７を形成することにより、図１２に示す不揮発性記憶素子Ｑｍ２が形成される。なお、コントロールゲート電極１３はサイドウォールスペーサ１４によって覆われるように形成されるため、コントロールゲート電極１３上のシリサイド層１７の面積は、前述の実施形態１（図１参照）における形状と比べると少なく、サイドウォールスペーサ１４形成時のエッチング量によってはほとんど形成されない。
【００７８】
このように、メモリゲート電極７上に一部を乗り上げたコントロールゲート電極１３を一旦形成し、その後、コントロールゲート電極１３に異方性エッチングを施して、一方のサイドウォールスペーサ９の外側にサイドウォール形状のコントロールゲート電極１３を形成することにより、前述の実施形態１と比較して占有面積が小さい不揮発性記憶素子Ｑｍ２を形成することができる。この結果、半導体装置の高集積化を図ることができる。
【００７９】
（実施形態３）
図１５は、本発明の実施形態３である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図１６乃至図１９は、本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。
【００８０】
前述の実施形態１の不揮発性記憶素子Ｑｍ１は、図１に示すように、メモリゲート電極７とコントロールゲート電極１３との間（第１領域ｓａ１側）のサイドウォールスペーサ９下の領域にもｐ型半導体領域５が設けられた構造になっているが、本実施形態３の不揮発性記憶素子Ｑｍ３は、ｎ型半導体領域４及びｐ型半導体領域５と、ｐ型半導体領域１０との間に、これらの半導体領域と接して設けられたｎ型半導体領域１８を有する構造になっており、ｎ型半導体領域１８は、メモリゲート電極７下、及び一方のサイドウォールスペーサ９下に跨って形成されている。ｎ型半導体領域１８は、メモリゲート電極７下の基板表面においてｐ型半導体領域５と接合され、そして、一方のサイドウォールスペーサ９下の基板表面においてｐ型半導体領域１０と接合されている。
【００８１】
このような構造にすることにより、
（イ）ホットエレクトロンの注入は、半導体領域１８と半導体領域５の接合で発生する電界により電子が加速されることで行なわれるが、このホットエレクトロンの発生する領域がメモリゲート直下に存在するため、書き込み効率の向上を図ることができる。
また、（ロ）書き込み及び読み出し動作時に、ソースからドレインに至る電子の経路をすべてｎ型半導体領域にすることができるため、全体のオン抵抗を低減することができるため、ドレイン電流の向上を図ることができる。
【００８２】
以下、本実施形態３の半導体装置の製造について、図１６乃至図１９を用いて説明する。
前述の実施形態１と同様のプロセスを施して、図１６に示すようにメモリゲート電極７まで形成した後、図１７に示すように、基板１の主面の活性領域１ａ中の第２の領域ｓａ２上、具体的には、他方（第２の領域ｓａ２側）のサイドウォールスペーサ９と素子分離領域２との間における半導体領域上をマスクＭ２で選択的に覆った状態で、基板１の主面側からその主面の活性領域１ａ中の第１領域ｓａ１（コントロールゲート電極が形成される領域側）に不純物を選択的にイオン注入して、図１７に示すように、メモリゲート電極７に整合したｎ型半導体領域１８を形成する。マスクＭ２としては、例えば周知のフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。
【００８３】
ｎ型半導体領域１８を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。このＡｓのイオン注入は、例えば、加速エネルギが２５ＫｅＶ程度，ドーズ量が５×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。このｎ型半導体領域１８の形成は、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成する前に行う。
なお、不純物を導入してｎ型半導体領域１８を形成した後、このｎ型半導体領域１８の不純物を活性化させるための熱処理が施される。
【００８４】
次に、マスクＭ２を除去した後、前述の実施形態１と同様の方法で、メモリゲート電極７の側壁に、このメモリゲート電極７に整合したサイドウォールスペーサ９を形成し、その後、前述の実施形態１と同様の方法で、図１８に示すように、活性領域１ａ中の第１領域ｓａ１に、サイドウォールスペーサ９に整合したｐ型半導体領域１０を形成し、その後、前述の実施形態１と同様の方法で、図１９に示すように、ゲート絶縁膜１１、コントロールゲート電極１３、サイドウォールスペーサ１４、及び一対のｎ型半導体領域１５を形成し、更に、その後、シリサイド層１７を形成することにより、図１５に示す不揮発性記憶素子Ｑｍ３が形成される。
【００８５】
このように、本実施形態３によれば、前述の実施形態１と比較して書き込み効率の向上を図ることができ、また、ドレイン電流の増加を図ることができる。
また、本実施形態で示したようなｎ型半導体領域１８を、前述の実施形態２のような構造においても適用することも可能である。
【００８６】
（実施形態３の変形例）
図２０乃至図２３は、本発明の実施形態３の変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態３では、ｎ型半導体領域１８及びｐ型半導体領域１０を形成する方法として、メモリゲート電極７に整合してｎ型半導体領域１８を形成し、サイドウォールスペーサ９に整合してｐ型半導体領域１０を形成する方法を適用した例について説明したが、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成した後、基板１に対して斜めに不純物をイオン注入してｎ型半導体領域１８を形成し、その後、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域１０を形成する方法を適用しても良い。以下、実施形態３の変形例について、図２０乃至図２３を用いて説明する。
【００８７】
前述の実施形態１と同様のプロセスを施して、図２０に示すようにメモリゲート電極７まで形成した後、図２１に示すように、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成する。
次に、図２２に示すように、基板１の主面の活性領域１ａ中の第２領域ｓａ２上、具体的には、他方（第２領域ｓａ２側）のサイドウォールスペーサ９と素子分離領域２との間における半導体領域上をマスクＭ１で選択的に覆った状態で、基板１の主面側からその主面の活性領域１ａ中の第１領域ｓａ１（コントロールゲート電極が形成される領域側）に、基板１に対して斜めに不純物を選択的にイオン注入して、メモリゲート電極７に整合したｎ型半導体領域１８を形成し、その後、このままの状態、即ち図２３に示すように、基板１の主面の活性領域１ａ中の第２領域ｓａ２上をマスクＭ１で選択的に覆った状態で、基板１の主面側からその主面の活性領域１ａ中の第１領域ｓａ１（コントロールゲート電極が形成される領域側）に、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域１０を形成する。なお、不純物を導入してｎ型半導体領域１８及びｐ型半導体領域１０を形成した後、これらの半導体領域の不純物を活性化させるための熱処理が施される。
【００８８】
このように、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成した後、基板１の主面の活性領域１ａ中の第２の領域ｓａ２上をマスクＭ１で選択的に覆った状態で、基板１に対して斜めに不純物を選択的にイオン注入して、メモリゲート電極７に整合したｎ型半導体領域１８を形成し、その後、基板１の主面の活性領域１ａ中の第２の領域ｓａ２上をマスクＭ１で選択的に覆った状態で、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域１０を形成することにより、マスクの枚数を減らすことができるので、前述の実施形態３と比較して、製造工程を簡略化できる。
【００８９】
半導体装置の高集積化、低コスト化を実現させるためにはマスク（レチクル）の枚数をいかにして低減させるかが重要な課題となっている。なぜならば、マスク枚数の低減は、マスクそのものの制作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像及び洗浄・乾燥の一連の処理を削減することができ、半導体装置のプロセスコストを大幅に低減できるからである。そして、更に、異物による不良発生率を低減でき、半導体装置の歩留まり及び信頼性を向上させることが可能となるからである。また、本実施形態で示したようなｎ型半導体領域１８を、前述した実施形態２のような構造においても適用することも可能である。
【００９０】
（実施形態４）
図２４は、本発明の実施形態４である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図２５乃至図３０は、本発明の実施形態４である半導体装置の製造工程中における模式的断面図である。
本実施形態４では、制御ゲート電極上にメモリゲート電極の一部を乗り上げた不揮発性記憶素子を有する半導体装置に本発明を適用した例について説明する。
【００９１】
図２４に示すように、基板１の主面（回路形成面，素子形成面）には、トランジスタ素子の形成領域として使用される活性領域１ａを区画するための素子分離領域２が選択的に形成されており、活性領域１ａには、ｐ型ウエル領域３が形成され、更にメモリセルを構成する不揮発性記憶素子Ｑｍ４が形成されている。不揮発性記憶素子Ｑｍ４は、主に、チャネル形成領域ｃｈ１、電荷蓄積部として機能するゲート絶縁膜２７、メモリゲート電極（ＭＧ）２８、チャネル形成領域ｃｈ２、ゲート絶縁膜２１、コントロールゲート電極（ＣＧ）２２、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５等を有する構成になっており、等価回路的にＭＯＮＯＳ型ＦＥＴと、制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列に接続した構成になっている。
【００９２】
コントロールゲート電極（ＣＧ）２２は、例えば酸化シリコン膜からなるゲート絶縁膜２１を介在して基板１の主面の活性領域１ａ上に設けられている。コントロールゲート電極２２の上面には、その上面を覆うようにして例えば酸化シリコン膜からなる絶縁膜（キャップ絶縁膜）２３が設けられている。
【００９３】
コントロールゲート電極２２のゲート長方向において、コントロールゲート電極２２の互いに反対側に位置する２つの側壁には、コントロールゲート電極２２に整合して形成されたサイドウォールスペーサ２５が夫々設けられている。サイドウォールスペーサ２５は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００９４】
ここで、本実施形態４の活性領域１ａはコントロールゲート電極２２を境にして互いに反対側に位置する２つの領域に区分される。本実施形態４では、説明し易くするため、コントロールゲート電極２２によって区分された２つの領域のうち、一方の領域（図２４に向かって左の領域）を第１領域ｓａ１と呼び、他方の領域（図２４に向かって右側の領域）を第２領域ｓａ２と呼ぶ。
【００９５】
メモリゲート電極（ＭＧ）２８は、情報蓄積部として機能するゲート絶縁膜２７を介在して、基板１の主面の活性領域１ａ上に設けられている。また、メモリゲート電極２８は、そのゲート長がコントロールゲート電極２２のゲート長方向に沿う状態でコントロールゲート電極２２の隣に設けられている。本実施形態４のメモリゲート電極２８は、活性領域１ａ中の第２領域ｓａ２側に設けられている。また、本実施形態４のメモリゲート電極２８は、一部をコントロールゲート電極２２上に乗り上げた構造になっており、絶縁膜２３及び他方（第２領域ｓａ２側）のサイドウォールスペーサ２５によってコントロールゲート電極２２と電気的に分離されている。ゲート絶縁膜２７は、前述の実施形態１と同様に、ＯＮＯ膜で形成されている。
【００９６】
２つのサイドウォールスペーサ２５のうち、一方（第１領域ｓａ１側）のサイドウォールスペーサ２５の外側には、この一方のサイドウォールスペーサ２５に整合して形成されたサイドウォールスペーサ２９が設けられている。また、メモリゲート電極２８のゲート長方向において、メモリゲート電極２８の互いに反対側に位置する２つの側壁には、このメモリゲート電極２８に整合して形成されたサイドウォールスペーサ２９が夫々設けられている。これらのサイドウォールスペーサ２９は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００９７】
ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５は、メモリゲート電極２８及びコントロールゲート電極２２の配列方向において互いに離間して基板１の主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に設けられている。コントロールゲート電極２２側（第１領域ｓａ１側）に設けられた一方のｎ型半導体領域１５は、一方のサイドウォールスペーサ２５の外側に設けられたサイドウォールスペーサ２９に整合して形成され、メモリゲート電極２８側（第２領域ｓａ２側）に設けられた他方のｎ型半導体領域１５は、メモリゲート電極２８の側壁に設けられた他方のサイドウォールスペーサ２９に整合して形成されている。
【００９８】
第１チャネル形成領域ｃｈ１は、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５間であって、基板１の主面のメモリゲート電極７下の領域に設けられている。この第１チャネル形成領域ｃｈ１には、コントロールゲート電極２２に整合して第２領域ｓａ２側に形成されたｎ型半導体領域２４、他方のサイドウォールスペーサ２５に整合して第２領域ｓａ２側に形成されたｐ型半導体領域２６が設けられている。ｐ型半導体領域２６は、基板１の主面から深さ方向に向かってｎ型半導体領域２４よりも浅い位置、即ちメモリゲート電極２８下のゲート絶縁膜２７とｎ型半導体領域２４との間に設けられている。また、ｐ型半導体領域２６は、基板１の主面から深さ方向に厚さを持ち、ｎ型半導体領域２４と接している。
【００９９】
第２チャネル形成領域ｃｈ２は、一方（領域ｓａ１側）のｎ型半導体領域１５と第１チャネル形成領域ｃｈ１との間であって、基板１の主面のコントロールゲート電極２２下の領域に設けられている。この第２チャネル形成領域ｃｈ２には、ｐ型半導体領域１０が設けられている。
【０１００】
一方（領域ｓａ１側）のｎ型半導体領域１５と、ｐ型半導体領域１０との間には、コントロールゲート電極２２に整合して第１領域側に形成されたｎ型半導体領域２４、及び一方のサイドウォールスペーサ２５に整合して第１領域ｓａ１側に形成されたｐ型半導体領域２６が設けられている。
【０１０１】
ｐ型半導体領域２０は、第１領域ｓａ１側及び第２領域ｓａ２側の夫々のｎ型半導体領域２４と接して設けられている。第１領域ｓａ１側及び第２領域ｓａ２側の夫々のｐ型半導体領域２６は、ｐ型半導体領域２０から離間して設けられており、第２領域ｓａ２側のｐ型半導体領域２６とｐ型半導体領域２０との間、並びに第１領域ｓａ１側のｐ型半導体領域２６とｐ型半導体領域２０との間には、ｎ型半導体領域２４が設けられている。
【０１０２】
第２領域ｓａ２側のｎ型半導体領域２４は、コントロールゲート電極２２下の基板表面においてｐ型半導体領域２０と接合され、第２領域ｓａ２側のｐ型半導体領域２６は、第２領域ｓａ２側のサイドウォールスペーサ２５下の基板表面においてｎ型半導体領域２４と接合されている。
【０１０３】
不揮発性記憶素子Ｑｍ４の読み出し動作において、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」の時、ドレイン電流Ｉｄｓは、メモリゲート電極２８下のｎ型半導体領域２４、及びコントロールゲート電極２２下の基板表面（基板とゲート絶縁膜との界面近傍）を電流経路として流れる。即ち、メモリゲート電極２８下におけるドレイン電流は、メモリゲート電極２８下の基板表面（基板とゲート絶縁膜との界面近傍）を流れず、メモリゲート電極２８下の基板表面から離れたｎ型半導体領域２４を電流経路として流れる。従って、コントロールゲート電極２２上にメモリゲート電極２８の一部を乗り上げた本実施形態４の不揮発性記憶素子Ｑｍ４においても、前述の実施形態１と同様の効果が得られる。
【０１０４】
また、本実施形態４の不揮発性記憶素子Ｑｍ４は、ｐ型半導体領域２６と、ｐ型半導体領域２０との間に、これらの半導体領域と接してｎ型半導体領域２４が設けられた構造になっているため、前述の実施形態２と同様の効果が得られる。
【０１０５】
次に、本実施形態４の半導体装置の製造について、図２５乃至図３０を用いて説明する。
まず、前述の実施形態１と同様の方法で、素子分離領域２及びｐ型ウエル領域３を形成し、その後、基板１の主面側からその主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に、ｐ型半導体領域を形成するための不純物を選択的にイオン注入して、図２５に示すようにｐ型半導体領域２０を形成する。
【０１０６】
ｐ型半導体領域２０を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、例えば、加速エネルギが１０ＫｅＶ程度，ドーズ量が５×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｐ型半導体領域２０を形成した後、ｐ型半導体領域２０の不純物を活性化させるための熱処理が施される。
【０１０７】
次に、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して、基板１の主面の活性領域１ａ上に、例えば３［ｎｍ］程度の膜厚の酸化シリコン膜からなるゲート絶縁膜２１を形成し、その後、ゲート絶縁膜２１を覆うようにして基板１の主面上の全面に、例えば２００［ｎｍ］程度の膜厚の多結晶シリコン膜をＣＶＤ法で形成し、その後、前記多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その後、前記多結晶シリコン膜に注入された不純物を活性化させる熱処理を施し、その後、前記多結晶シリコン膜上の全面に、例えば５０［ｎｍ］程度の膜厚の酸化シリコン膜からなる絶縁膜２３をＣＶＤ法で形成する。この絶縁膜２３は、以後の工程で形成される各サイドウォールスペーサ形成時に、オーバーエッチングによるコントロールゲート電極２２表面の削れを防止するためのキャップ膜として形成される。その後、絶縁膜２３、及び前記多結晶シリコン膜をパターンニングして、図２６に示すように、基板１の主面の活性領域１ａ上に、上面が絶縁膜２３で覆われたコントロールゲート電極２２を形成する。基板１とコントロールゲート電極２２との間には、ゲート絶縁膜２１が介在される。
【０１０８】
次に、基板１の主面側からその主面の活性領域１ａ、具体的にはコントロールゲート電極２２が形成されていない活性領域１ａの部分（第１領域ｓａ１及び第２領域ｓａ２）に、不純物を選択的にイオン注入して、図２７に示すように、コントロールゲート電極２２に整合した一対のｎ型半導体領域２４を形成する。
【０１０９】
ｎ型半導体領域２４を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。この砒素のイオン注入は、例えば、加速エネルギが２５ＫｅＶ程度，ドーズ量が１×１０１３［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｎ型半導体領域２４を形成した後、ｎ型半導体領域２４の不純物を活性化させるための熱処理が施される。
【０１１０】
次に、コントロールゲート電極２２の側壁に、前述の実施形態１のサイドウォールスペーサ９と同様の方法で、例えば酸化シリコン膜からなるサイドウォールスペーサ２５を形成し、その後、基板１の主面側からその主面の活性領域１ａ、具体的には第１領域ｓａ１及び第２領域ｓａ２に、不純物を選択的にイオン注入して、図２８に示すように、サイドウォールスペーサ２５に整合した一対のｐ型半導体領域２６を形成する。
【０１１１】
ｐ型半導体領域２６を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、例えば、加速エネルギが５ＫｅＶ程度，ドーズ量が５×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｐ型半導体領域２６を形成した後、ｐ型半導体領域２６の不純物を活性化させるための熱処理が施される。
【０１１２】
次に、メモリゲート電極が形成される第２領域ｓａ２上を含む基板１の主面上に、前述の実施形態１と同様の方法でＯＮＯ膜からなるゲート絶縁膜２７を形成し、その後、活性領域１ａ上を覆うようにしてゲート絶縁膜２７上に例えば１００［ｎｍ］程度の膜厚の多結晶シリコン膜をＣＶＤ法で形成し、その後、前記多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その後、前記多結晶シリコン膜に注入された不純物を活性化させる熱処理を施し、その後、前記多結晶シリコン膜をパターンニングして、図２９に示すように、コントロールゲート電極２２上に一部を乗り上げたメモリゲート電極２８を形成し、その後、メモリゲート電極２８をマスクにして、ＯＮＯ膜からなるゲート絶縁膜２７をパターンニングする。この時、前述の実施形態１と同様に、ゲート絶縁膜２７は窒化シリコン膜に限るものではなく、膜中に窒素を含有するような絶縁膜、例えば、酸窒化シリコン膜で形成することも可能である。
【０１１３】
次に、前述の実施形態１のサイドウォールスペーサ１４と同様の方法で、図３０に示すように、メモリゲート電極２８のゲート長方向における側壁、及びメモリゲート電極２８と反対側（第１領域ｓａ１側）に位置するサイドウォールスペーサ２５の外側に、サイドウォールスペーサ２９を形成する。メモリゲート電極２８の側壁におけるサイドウォールスペーサ２９は、メモリゲート電極２８に整合して形成される。サイドウォールスペーサ２５の外側におけるサイドウォールスペーサ２９は、サイドウォールスペーサ２５に整合して形成される。
【０１１４】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、ソース領域及びドレイン領域として機能する一対の半導体領域１５を形成する。ｎ型半導体領域１５は、サイドウォールスペーサ２９に整合して形成される。この工程により、図２４に示す不揮発性記憶素子Ｑｍ４が形成される。
【０１１５】
前述の実施形態１では、コントロールゲート電極１３を形成する前に、ｎ型半導体領域４、ｐ型半導体領域５、及びｐ型半導体領域１０を形成しているため（図３及び図６参照）、これらの不純物によってコントロールゲート電極１３下の基板表面の不純物濃度が高くなり、コントロールゲート電極１３下の基板表面のキャリア移動度が低下し易い。
【０１１６】
これに対して、本実施形態４では、コントロールゲート電極２２を形成した後、ｎ型半導体領域２４、及びｐ型半導体領域２６を形成しているため（図２７及び図２８参照）、コントロールゲート電極２２下の基板表面の不純物濃度を低くすることができ、コントロールゲート電極２２下の基板表面のキャリア移動度を高くできる。
【０１１７】
（実施形態４の第１変形例）
図３１及び図３２は、本発明の実施形態４の第１変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態４では、ｎ型半導体領域２４及びｐ型半導体領域２６を形成する方法として、コントロールゲート電極２２に整合してｎ型半導体領域２４を形成し、サイドウォールスペーサ２５に整合してｐ型半導体領域２６を形成する方法を適用した場合を示したが、コントロールゲート電極２２の側壁にサイドウォールスペーサ２５を形成した後、図３１に示すように、基板１に対して斜めに不純物をイオン注入してｎ型半導体領域２４を形成し、その後、図３２に示すように、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域２６を形成する方法を適用しても良い。この場合、斜めイオン注入は、コントロールゲート電極２２下の基板表面においてｐ型半導体領域２０とｎ型半導体領域２４との接合がなされるように不純物の入射角及び加速エネルギを考慮して行うことが望ましい。
【０１１８】
このように斜めイオン注入で不純物の入射角及び加速エネルギーを考慮して行うことにより、前記（実施形態４）の場合と比較して、ｐ型半導体領域２０とｎ型半導体領域２４との接合位置をより精密に制御できるので、コントロールゲート電極２２とｎ型半導体領域２４との容量を低減し、スイッチング速度を高速化できる。
【０１１９】
（実施形態４の第２変形例）
図３３及び図３４は、本発明の実施形態４の第２変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態４では、ｐ型半導体領域２６を形成する方法として、図２７に示すように、第１領域ｓａ１及び第２領域ｓａ２に不純物をイオン注入して、サイドウォールスペーサ２５に整合した一対のｐ型半導体領域２６を形成する方法を適用した場合を示したが、図３３に示すように、コントロールゲート電極２２の側壁にサイドウォールスペーサ２５を形成した後、図３４に示すように、メモリゲート電極２８が形成される領域と反対側の領域における半導体領域上、具体的には第１領域ｓａ１側のサイドウォールスペーサ２５と素子分離領域２との間のｎ型半導体領域２４上をマスクＭ４で覆った状態で、基板１の主面側からその主面の活性領域１ａ、具体的にはメモリゲート電極が形成される第２領域ｓａ２に不純物を選択的にイオン注入してｐ型半導体領域２６を形成する方法を適用してもよい。
【０１２０】
このような方法を用いることで、ｓａ１領域の半導体領域（ソース）とコントロールゲートの間にｐ型半導体領域２６が形成されないので、不揮発性記憶素子の書き込み時及び読み出し時に全体のオン抵抗を低減することができる。
また、本実施形態で示したような、ｓａ１領域にはｐ型半導体領域２６を形成しない方法を、前記した（実施形態４の第１変形例）に適用することも可能である。
【０１２１】
（実施形態５）
図３５は、本発明の実施形態５である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図３６乃至図３９は、本発明の実施形態５である半導体装置の製造工程中における模式的断面図である。
【０１２２】
前述の実施形態４の不揮発性記憶素子Ｑｍ４は、図２４に示すように、コントロールゲート電極２２上にメモリゲート電極２８の一部を乗り上げた構造になっているが、本実施形態５の不揮発性記憶素子Ｑｍ５は、図３５に示すように、メモリゲート電極２８をサイドウォール形状に加工した構造になっており、更に、低抵抗化を図るためコントロールゲート電極２２の上面にシリサイド層１７を設けた構造になっている。このような構造にすることにより、不揮発性記憶素子Ｑｍ４の占有面積を小さくすることができ、また、スイッチング速度を速くすることができる。以下、メモリゲート電極がサイドウォール形状で形成された不揮発性記憶素子Ｑｍ４を有する半導体装置の製造について、図３６乃至図３９を用いて説明する。
【０１２３】
まず、図２６に示す絶縁膜２３の形成工程を省略して前述の実施形態４と同様のプロセスを施し、図３６に示すようにｐ型半導体領域２６まで形成した後、図３７に示すように、コントロールゲート電極２２を覆うようにして基板１の主面の活性領域１ａ上に、ＯＮＯ膜からなるゲート絶縁膜２７を形成する。ＯＮＯ膜の形成は、まず、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して酸化シリコン膜２７ａを形成し、その後、酸化シリコン膜２７ａ上を含む基板１の主面上の全面に窒化シリコン膜２７ｂをＣＶＤ法で形成し、その後、スチーム雰囲気中で基板１に熱処理を施して窒化シリコン膜２７ｂの表面に酸化シリコン膜２７ｃを形成することによって行う。なお、酸化シリコン膜２７ａ及び２７ｃは、ＣＶＤ法で形成してもよい。また、窒化シリコン膜２７ｂをその一部に窒素を含有するような絶縁膜で形成することもできる。例えば、酸窒化シリコン膜（ＳｉＯＮ膜）で形成する場合には、例えば、モノシラン（ＳｉＨ４）等のようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成することができる。
【０１２４】
次に、図３７に示すように、基板１の主面の活性領域１ａ上を含む酸化シリコン膜６ｃ上の全面に、多結晶シリコン膜２８ａをＣＶＤ法で形成し、その後、多結晶シリコン膜２８ａに抵抗値を低減する不純物をイオン注入し、その後、多結晶シリコン膜２８ａに注入された不純物を活性化させる熱処理を施す。
【０１２５】
次に、多結晶シリコン膜２８ａをパターンニングして、図３８に示すように、コントロールゲート電極２２上に一部を乗り上げたメモリゲート電極２８を一旦形成し、その後、メモリゲート電極２８をマスクにして、図３８に示すように、酸化シリコン膜２７ｃ及び窒化シリコン膜２７ｂをパターンニングする。この工程において、酸化シリコン膜２７ａのパターンニングは行わず、少なくともコントロールゲート電極２２の上面が酸化シリコン膜２７ａで覆われた状態となるように酸化シリコン膜２７ｃ及び窒化シリコン膜２７ｂをパターンニングする。
【０１２６】
次に、メモリゲート電極２８にＲＩＥ等の異方性エッチングを施して、図３９に示すように、他方の（第２領域ｓａ２側）のサイドウォールスペーサ２５の外側に、サイドウォール形状のメモリゲート電極２８を形成する。このサイドウォール形状のメモリゲート電極２８は、他方のサイドウォールスペーサ２５に整合して形成される。また、サイドウォール形状のメモリゲート電極２８は、サイドウォールスペーサ２５及びＯＮＯ膜によってコントロールゲート電極２２と電気的に分離される。
【０１２７】
この工程において、コントロールゲート電極２２の上面は酸化シリコン膜２７ａで覆われているため、コントロールゲート電極２２の上面のエッチングを抑制することができる。
【０１２８】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図４０に示すように、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５を形成する。第１領域ｓａ１側のｎ型半導体領域１５は、サイドウォールスペーサ２５に整合して形成される。第２領域ｓａ２側のｎ型半導体領域１５は、メモリゲート電極２８に整合して形成される。
【０１２９】
次に、自然酸化膜等を除去して、ｎ型半導体領域１５の表面、コントロールゲート電極２２の表面、及びメモリゲート電極２８の表面を露出させた後、前述の実施形態１と同様の方法でシリサイド層１７を形成することにより、図３５に示す不揮発性記憶素子Ｑｍ５が形成される。シリサイド層１７は、コントロールゲート電極２２の表面、メモリゲート電極２８の表面、及びソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５の表面に形成される。
【０１３０】
なお、コントロールゲート電極２２の表面の一部は、図４０に示すように、窒化シリコン膜２７ｂで覆われているため、コントロールゲート電極２２の表面におけるシリサイド層１７は、この窒化シリコン膜２７ｂで覆われた部分を除いて形成される。このようにコントロールゲート電極２２の表面にシリサイド層１７が形成されているため、コントロールゲート電極２２の表面抵抗を低減することができる。
また、本実施形態で示したような構造を、前記した（実施形態４の第１変形例）及び（実施形態４の第２変形例）に示した製造方法で形成することも可能である。
【０１３１】
（実施形態６）
図４１は、本発明の実施形態６である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図４２乃至図４８は、本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。
【０１３２】
本実施形態６の不揮発性記憶素子Ｑｍ６は、図４１に示すように、層間絶縁膜３２の開口部３３の中にメモリゲート電極３６が埋め込まれた構造になっており、更に、低抵抗化を図るためコントロールゲート電極１７の上面にシリサイド層１７を設けた構造になっている。前述の実施形態５では、コントロールゲート電極２２の表面の一部にシリサイド層１７が設けられているが、本実施形態６では、コントロールゲート電極２２の表面の全域にシリサイド層１７が設けられている。以下、不揮発性記憶素子Ｑｍ６を有する半導体装置の製造について、図４２乃至図４８を用いて説明する。
【０１３３】
まず、図２６に示す絶縁膜２３を省略して前述の実施形態４と同様のプロセスを施し、図４２に示すようにｐ型半導体領域２６まで形成した後、図４３に示すように、第１領域ｓａ１側及び第２領域ｓａ２側のサイドウォールスペーサ２５の側壁に、例えば酸化シリコン膜からなるサイドウォールスペーサ３０を形成する。サイドウォールスペーサ３０は、サイドウォールスペーサ２５と同様の方法で形成される。
【０１３４】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図４４に示すように、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５を形成する。ｎ型半導体領域１５は、サイドウォールスペーサ３０に整合して形成される。
【０１３５】
次に、自然酸化膜等を除去して、コントロールゲート電極２２の表面、及びｎ型半導体領域１５の表面を露出させた後、前述の実施形態１と同様の方法でシリサイド層１７を形成する。シリサイド層１７は、コントロールゲート電極２２の表面の全域、及びｎ型半導体領域１５の表面に形成される。
【０１３６】
次に、コントロールゲート電極２２上を含む基板１の主面上の全面に、エッチングストッパ膜として例えば窒化シリコン膜からなる絶縁膜３１をＣＶＤ法で形成し、その後、絶縁膜３１上に例えば酸化シリコン膜からなる層間絶縁膜３２をＣＶＤ法で形成し、その後、層間絶縁膜３２の表面を例えばＣＭＰ法で平坦化する。
【０１３７】
次に、層間絶縁膜３２及び絶縁膜３１を順次エッチングして、図４７に示すように、メモリゲート電極が形成される第２領域ｓａ２上に、層間絶縁膜３２の表面から基板１の主面に到達する開口部３３を形成し、その後、開口部３３の中のサイドウォールスペーサ３０及び２５を選択的に除去する。
【０１３８】
次に、開口部３３の中の基板１の主面に、ＯＮＯ（酸化シリコン膜３４ａ／窒化シリコン膜３４ｂ／酸化シリコン膜３４ｃ）膜からなるゲート絶縁膜３４を形成し、その後、開口部３３の中を埋め込むようにして例えばタングステン等の金属からなる導電膜３５を形成し、その後、開口部３３の中に導電膜３５が残るように、層間絶縁膜３２上の導電膜３５をＣＭＰ法で選択的に除去する。これにより、図４１に示すメモリゲート電極（ＭＧ）３６が形成され、不揮発性記憶素子Ｑｍ６が形成される。
【０１３９】
また、この不揮発性記憶素子の周辺には通常の論理回路等に用いられるＭＩＳＦＥＴが形成されているが（図示せず）、そのようなＭＩＳＦＥＴのソース・ドレイン領域に給電するためのタングステンプラグと、本実施形態に示されるメモリゲート電極を同様の工程で形成することも可能である。このような製造工程で形成した場合、製造工程の簡略化が得られる。
【０１４０】
また、メモリゲート電極３６は、導電膜３５をタングステン（Ｗ）等の金属膜によって形成するものに限るものではなく、例えば、ＷＳｉ２のようなポリサイドゲートで形成することもできる。また、Ｗ／ＴｉＮ／多結晶シリコン膜等のポリメタルゲートで形成することもできる。
【０１４１】
このように、本実施形態６の不揮発性記憶素子Ｑｍ６は、コントロールゲート電極２２の表面の全域にシリサイド層１７が設けられた構造になっているため、前述の実施形態５の場合よりもコントロールゲート電極２２の表面抵抗を低減することができるので、スイッチング速度を速くすることができる。
また、メモリゲート電極３６を多結晶シリコン膜よりも低抵抗の金属である導電膜３５で形成することで、メモリゲート電極３６の低抵抗化が図れ、スイッチング速度を速くすることができる。
【０１４２】
（実施形態７）
図４９は、本発明の実施形態７である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図５０は、図４９のＹ−Ｙ’方向のメモリゲート電極下における不純物濃度分布を示す図である。
【０１４３】
前述の実施形態１の不揮発性記憶素子Ｑｍ１は、メモリゲート電極７下の基板表面にｐ型半導体領域５が設けられ、このｐ型半導体領域５下にｎ型半導体領域４が設けられた構造になっているが、本実施形態７の不揮発性記憶素子Ｑｍ７は、図４９に示すように、メモリゲート電極７下の基板表面にｎ型半導体領域４が設けられた構造になっており、ｎ型半導体領域４は、図５０に示すように、ピーク値が１×１０１８［ａｔｏｍｓ／ｃｍ３］未満であり、且つ、基板表面付近の領域の濃度は更に薄くなるような不純物濃度分布になっている。この理由は、（実施形態１）ではメモリゲート電極７の直下にｐ型半導体領域５を設けていたが、この代替として上記のようなｎ型半導体領域４を設けている。本発明者が検討したところ、１×１０１８［ａｔｏｍｓ／ｃｍ３］を越えると不純物散乱の影響による移動度の低下が見受けられた。このような事を考慮し、ｎ型半導体領域４の不純物濃度のピークを１×１０１８［ａｔｏｍｓ／ｃｍ３］未満にすることによって、ｎ型半導体領域４の表面付近の不純物散乱を抑制することができる。
【０１４４】
（実施形態８）
図５２は本発明の実施形態８である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
前述の実施形態４においては、コントロールゲート電極２２の側壁にサイドウォールスペーサ２５を設けているが、本実施形態においては第２領域ｓａ２側のサイドウォールスペーサ２５を削除した構造になっている。
【０１４５】
このような構造の形成方法は、図３４までは前述の実施形態４の変形例２と同様である。図３４に示されるｐ型不純物領域２６を形成後、図５３に示すように同様のマスクＭ４を用いて、コントロールゲート電極２２の側壁に形成されたサイドウォールスペーサ２５の片方（本変形例では第２領域ｓａ２側）をエッチング除去する。その後の工程は前述の実施形態４と同様に、ゲート絶縁膜２７、メモリゲート電極２８、サイドウォールスペーサ２９、ｎ型不純物領域１５、及びシリサイド層１７を形成することで不揮発性記憶素子Ｑｍ８を得る。
【０１４６】
このように形成された不揮発性記憶素子Ｑｍ８は、前述の実施形態４の不揮発性記憶素子Ｑｍ４と比較すると、サイドウォールスペーサ２５を削除した分だけ不揮発性記憶素子の占有面積を低減することができる。
また、ｓａ２側のサイドウォールスペーサ２５を削除した分だけ寄生抵抗を低減し、オン電流を大きくすることができる。
また、このような構造を前述した実施形態４の第１変形例のような製造工程で形成することも可能である。
また、図５４に示すように、前述の実施形態５のようなメモリゲート電極２２をサイドウォールスペーサ構造とした場合においても適用可能である。
【０１４７】
（実施形態９）
図５５は本発明の実施形態９である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
前述の実施形態８においては、ｓａ１側のコントロールゲート電極２２の側壁にサイドウォールスペーサ２５を設けているが、本実施形態９においてはこのｓａ１側のサイドウォールスペーサ２５を削除した構造になっている。
【０１４８】
このような構造の形成方法は、図５３までは前述の実施形態８と同様である。この後、図５６に示すようなマスクＭ９を用いて、コントロールゲート電極２２の第１領域ｓａ１側の側壁に形成されたサイドウォールスペーサ２５をエッチング除去する。図５６に示すように、この後の工程は前述の実施形態８と同様にして、ゲート絶縁膜２７、メモリゲート電極２８、サイドウォールスペーサ２９、ｎ型不純物領域１５、及びシリサイド層１７を形成することで不揮発性記憶素子Ｑｍ９を得る。
【０１４９】
このように形成された不揮発性記憶素子Ｑｍ９は、前述の実施形態８の不揮発性記憶素子Ｑｍ９と比較すると、サイドウォールスペーサ２５を削除した分だけ不揮発性記憶素子の占有面積を低減することができる。
また、ｓａ１側のサイドウォールスペーサ２５を削除した分だけ寄生抵抗を低減し、オン電流を大きくすることができる。
また、このような構造を前述した実施形態４の第１変形例のような製造工程で形成することも可能である。
また、図５７に示すように、前述の実施形態５のようなメモリゲート電極２２をサイドウォールスペーサ構造とした場合においても適用可能である。
【０１５０】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、不揮発性記憶素子の書き替え回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制することができる。
本発明によれば、不揮発性記憶素子のドレイン電流の増加を図ることができる。
本発明によれば、不揮発性記憶素子を有する半導体装置の長期信頼性を確保することができる。
本発明によれば、不揮発性記憶素子を有する半導体装置の高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置に搭載されたメモリセルの概略構成を示す図（（ａ）は模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。
【図２】本発明の実施形態１である半導体装置の製造工程中における模式断面図である。
【図３】図２に続く半導体装置の製造工程中における模式的断面図である。
【図４】図３に続く半導体装置の製造工程中における模式的断面図である。
【図５】図４に続く半導体装置の製造工程中における模式的断面図である。
【図６】図５に続く半導体装置の製造工程中における模式的断面図である。
【図７】図６に続く半導体装置の製造工程中における模式的断面図である。
【図８】図７に続く半導体装置の製造工程中における模式的断面図である。
【図９】図８に続く半導体装置の製造工程中における模式的断面図である。
【図１０】図９に続く半導体装置の製造工程中における模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程中における模式的断面図である。
【図１２】本発明の実施形態２である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図１３】本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程中における模式的断面図である。
【図１５】本発明の実施形態３である半導体装置に搭載された不揮発性記憶素子Ｑｍの概略構成を示す模式的断面図である。
【図１６】本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程中における模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程中における模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程中における模式的断面図である。
【図２０】本発明の実施形態３の変形例である半導体装置の製造工程中における模式的断面図である。
【図２１】図２０に続く半導体装置の製造工程中における模式的断面図である。
【図２２】図２１に続く半導体装置の製造工程中における模式的断面図である。
【図２３】図２２に続く半導体装置の製造工程中における模式的断面図である。
【図２４】本発明の実施形態４である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図２５】本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。
【図２６】図２５に続く半導体装置の製造工程中における模式的断面図である。
【図２７】図２６に続く半導体装置の製造工程中における模式的断面図である。
【図２８】図２７に続く半導体装置の製造工程中における模式的断面図である。
【図２９】図２８に続く半導体装置の製造工程中における模式的断面図である。
【図３０】図２９に続く半導体装置の製造工程中における模式的断面図である。
【図３１】本発明の実施形態４の第１変形例である半導体装置の製造工程中における模式的断面図である。
【図３２】図３１に続く半導体装置の製造工程中における模式的断面図である。
【図３３】本発明の実施形態４の第２変形例である半導体装置の製造工程中における模式的断面図である。
【図３４】図３３に続く半導体装置の製造工程中における模式的断面図である。
【図３５】本発明の実施形態５である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図３６】本発明の実施形態５である半導体装置の製造工程中における模式的断面図である。
【図３７】図３６に続く半導体装置の製造工程中における模式的断面図である。
【図３８】本発明の実施形態５である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図３９】本発明の実施形態５である半導体装置の製造工程中における模式的断面図である。
【図４０】図３９に続く半導体装置の製造工程中における模式的断面図である。
【図４１】本発明の実施形態６である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図４２】本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。
【図４３】図４２に続く半導体装置の製造工程中における模式的断面図である。
【図４４】図４３に続く半導体装置の製造工程中における模式的断面図である。
【図４５】図４４に続く半導体装置の製造工程中における模式的断面図である。
【図４６】図４５に続く半導体装置の製造工程中における模式的断面図である。
【図４７】図４６に続く半導体装置の製造工程中における模式的断面図である。
【図４８】図４７に続く半導体装置の製造工程中における模式的断面図である。
【図４９】本発明の実施形態７である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図５０】図４９のメモリゲート電極下における不純物濃度分布を示す図である。
【図５１】図１のメモリゲート電極下における不純物濃度分布を示す図である。
【図５２】本発明の実施形態８である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図５３】実施形態８の半導体装置の製造工程中における模式的断面図である。
【図５４】実施形態８の変形例を示す模式的断面図である。
【図５５】本発明の実施形態９である半導体装置に搭載された不揮発性記憶素子Ｑの概略構成を示す模式的断面図である。
【図５６】実施形態９の半導体装置の製造工程中における模式的断面図である。
【図５７】実施形態９の変形例を示す模式的断面図である。
【符号の説明】
１…半導体基板、１ａ…活性領域（素子形成領域）、２…素子分離領域、３…ｐ型ウエル領域、４…ｎ型半導体領域、５…ｐ型半導体領域、６…ゲート絶縁膜（ＯＮＯ膜）、６ａ，６ｃ…酸化シリコン膜、６ｂ…窒化シリコン膜、７…ゲート電極（ＭＧ電極）、８…絶縁膜、９…サイドウォールスペーサ、１０…ｐ型半導体領域、１１…ゲート絶縁膜、１２…多結晶シリコン膜、１３…ゲート電極（ＣＧ電極）、１４…サイドウォールスペーサ、１５…ｎ型半導体領域、１６…コバルト膜、１７…シリサイド層、１８…ｎ型半導体領域、
２０…ｐ型半導体領域、２１…ゲート絶縁膜、２２…ゲート電極（ＣＧ電極）、２３…絶縁膜、２４…ｎ型半導体領域、２５…サイドウォールスペーサ、２６…ｐ型半導体領域、２７…ゲート絶縁膜（ＯＮＯ膜）、２７ａ…酸化シリコン膜、２７ｂ…窒化シリコン膜、２７ｃ…酸化シリコン膜、２８…ゲート電極（ＭＧ）、２８ａ…多結晶シリコン膜、２９…サイドウォールスペーサ、
３０…サイドウォールスペーサ、３１…エッチングストッパ膜、３２…層間絶縁膜、３３…開口部、３４…ゲート絶縁膜、３４ａ…酸化シリコン膜、３４ｂ…窒化シリコン膜、３４ｃ…酸化シリコン膜、３３…導電膜、３６…ゲート電極（ＭＧ）。
Ｑｍ１〜７…不揮発性記憶素子、Ｍ１，Ｍ２，Ｍ３，Ｍ４…マスク。
【発明の属する技術分野】
本発明は、半導体装置及びその製造技術に関し、特に、不揮発性記憶素子を有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリと呼称されるＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）や、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）の代替として、ＯＮＯ（酸化膜／窒化膜／酸化膜：Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ）膜をゲート絶縁膜に使用し、このゲート絶縁膜にホットエレクトロンを注入してＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の閾値電圧を変化させることで不揮発性動作をさせるＭＯＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型不揮発性記憶素子が、例えば、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ：ＶＯＬ２１，Ｎｏ１１，２０００，Ｐ５４３（非特許文献１）に提案されている。
【０００３】
【非特許文献１】
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ：ＶＯＬ２１，Ｎｏ１１，２０００，Ｐ５４３
【０００４】
【発明が解決しようとする課題】
この構造は、製造プロセスが簡単であるため、製造コストが小さいという利点がある半面、消去は、ＯＮＯ膜に注入された電子をトンネル電流でゲート電極に引き抜くため、ゲート電極／基板間電圧（Ｖｃｃ）を高く設定する必要があり、ゲート絶縁膜の破壊防止のため、ゲート絶縁膜を厚くする必要がある。このため、ＭＯＮＯ型不揮発性記憶素子のソース・ドレイン間電流（ドレイン電流Ｉｄｓ）が小さくなり、高速化できないという問題があった。
【０００５】
この問題を解決するため、ゲート絶縁膜にＯＮＯ膜を用いたＭＯＮＯＳ型ＦＥＴと、ゲート絶縁膜に通常の酸化シリコン膜を用いたパストランジスタ（制御用ＭＩＳＦＥＴ）とを等価回路的に直列に接続し、ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜（ＯＮＯ膜）のみにホットエレクトロンを注入させる不揮発性記憶素子が提案されている。
【０００６】
この不揮発性記憶素子の利点は、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴの電位を別々に設定することができ、消去時にはＭＯＮＯＳ型ＦＥＴのゲート電極のみ高電圧を印加できるため、パストランジスタとして働く制御用ＭＩＳＦＥＴのゲート絶縁膜の膜厚を薄くすることができる。この不揮発性記憶素子においては、ＭＯＮＯＳ型ＦＥＴにホットエレクトロンが注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧が変化し、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴとが直列に接続された系全体の閾値電圧が変化する。この系の閾値電圧を効率良く変化させるために、ＭＯＮＯＳ型ＦＥＴの基板表面（チャネル形成領域）をＮ型、制御用ＭＩＳＦＥＴの基板表面（チャネル形成領域）をＰ型とし、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴとの境界部にＰＮ接合を形成することで、ＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴとの境界部で電界の最大点を形成し、ホットエレクトロンの注入点を制御用ＭＩＳＦＥＴに近い領域とする工夫がなされている。
【０００７】
しかしながら、このような不揮発性記憶素子においては、以下に示す問題を解決する必要がある。
不揮発性記憶素子の読み出し動作は、例えば、ソース領域に０［Ｖ］、ドレイン領域に１［Ｖ］、ＭＯＮＯＳ型ＦＥＴのゲート電極（メモリゲート電極）及び制御用ＭＩＳＦＥＴのゲート電極（コントロールゲート電極）に１．５［Ｖ］、基板（又はウエル領域）に０［Ｖ］の電位を夫々印加することによって行われる。この時、ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜に多くの電子が捕獲されている場合、ＭＯＮＯＳ型ＦＥＴの閾値電圧が高くなり、制御用ＭＩＳＦＥＴの基板表面にチャネル（電流通路）が形成されても、ソース・ドレイン間にドレイン電流（Ｉｄｓ）が流れない「ＯＦＦ状態」となる。ＭＯＮＯＳ型ＦＥＴのゲート絶縁膜に電子がいない場合（又は正孔が捕獲されている場合）、ＭＯＮＯＳ型ＦＥＴの閾値電圧が低くなり、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」となる。この時のドレイン電流は、制御用ＭＩＳＦＥＴの基板表面、及びＭＯＮＯＳ型ＦＥＴの基板表面（基板とゲート絶縁膜との界面近傍）を電流経路として流れる。
【０００８】
一方、不揮発性記憶素子の書き込み動作は、例えば、ドレイン領域に６［Ｖ］、ソース領域に０［Ｖ］、ＭＯＮＯＳ型ＦＥＴのゲート電極に１２［Ｖ］、制御用ＭＩＳＦＥＴのゲート電極に０．５［Ｖ］、基板（又はウエル領域）に０［Ｖ］の電圧を印加し、ＭＯＮＯＳ型ＦＥＴの基板表面側からＭＯＮＯＳ型ＦＥＴのゲート絶縁膜にホットエレクトロンを注入することによって行われる。この時、ホットエレクトロンは、制御用ＭＩＳＦＥＴ側に設けられた注入点（電界の最大点）からＭＯＮＯＳ型ＦＥＴのゲート絶縁膜に注入されるが、ホットエレクトロンの注入は高電界によって行われるため、ホットエレクトロンの注入回数に応じてＭＯＮＯＳ型ＦＥＴの基板表面におけるキャリア移動度が劣化する。
【０００９】
従って、従来の不揮発性記憶素子においては、ホットエレクトロンの注入回数に応じて、読み出し時におけるドレイン電流が減少（電流駆動能力が低下）する。このような読み出し時におけるドレイン電流の減少は、長期間安定して動作する半導体装置の長期信頼性に影響するため、改善が必要である。
【００１０】
また、上記のような不揮発性記憶素子の消去動作をホットホールの注入による消去方式を用いた場合では、例えば、ドレイン領域に０［Ｖ］、ソース領域に０［Ｖ］、ＭＯＮＯＳ型ＦＥＴのゲート電極に−６［Ｖ］、制御用ＭＩＳＦＥＴの電極及び基板（又はウエル領域）に０［Ｖ］の電圧を印加し、制御用ＭＩＳＦＥＴの電極下のチャネル形成領域からゲート絶縁膜にホットホールを注入させることによって行われる。このような消去動作を用いた場合においても、ホットホールの注入回数に応じて読み出し時におけるドレイン電流が減少（電流駆動能力が低下）する。
【００１１】
本発明の目的は、不揮発性記憶素子の書き替え回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制することが可能な技術を提供することにある。
本発明の他の目的は、不揮発性記憶素子のドレイン電流の増加を図ることが可能な技術を提供することにある。
本発明の他の目的は、不揮発性記憶素子を有する半導体装置の長期信頼性を確保することが可能な技術を提供することにある。
本発明の他の目的は、不揮発性記憶素子を有する半導体装置の高集積化を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）不揮発性記憶素子を有する半導体装置において、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記半導体基板の主面上に第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長方向に沿う状態で前記第１ゲート電極の隣に設けられた第２ゲート電極と、
前記第１及び第２ゲート電極の配列方向において前記第１ゲート電極側及び第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、
前記半導体基板の主面の前記第１ゲート電極下の領域に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域と前記第１ゲート絶縁膜との間に設けられた第１導電型の第３半導体領域とを有する。
【００１３】
（２）前記手段（１）において、
前記不揮発性記憶素子は、前記第１ゲート絶縁膜に電荷が蓄積されることで前記ソース領域・ドレイン領域間を流れる電流の閾値電圧を制御してメモリ動作する構造になっている。
【００１４】
（３）前記手段（１）において、
前記不揮発性記憶素子は、読み出し時、前記第２半導体領域を通って、前記ソース領域・ドレイン領域間に電流が流れる構造になっている。
【００１５】
（４）前記手段（１）において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２ゲート電極側の前記第１半導体領域、並びに前記第２及び第３半導体領域と接して設けられた第２導電型の第４半導体領域を有し、
前記第２及び第３半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接している。
【００１６】
（５）前記手段（１）において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２ゲート電極側の前記第１半導体領域と接して設けられた第２導電型の第４半導体領域と、
前記第２及び第３半導体領域と、前記第４半導体領域との間に、前記第２乃至第４半導体領域と接して設けられた第１導電型の第５半導体領域とを有し、
前記第２及び第３の半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接している。
【００１７】
（６）前記手段（１）において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２半導体領域と接して設けられた第２導電型の第４半導体領域を有し、
前記第３半導体領域は、前記第４半導体領域から離間して形成され、
前記第２半導体領域は、前記第４半導体領域と前記第３半導体領域との間にも形成されている。
【００１８】
（７）前記手段（６）において、
前記不揮発性記憶素子は、更に、前記第２ゲート電極側の前記第１半導体領域と前記第４半導体領域との間に、前記第１及び第４半導体領域と接して設けられた第１導電型の第５半導体領域を有し、
前記第２及び第３半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接している。
【００１９】
（８）不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面に素子分離領域によって区画された活性領域を形成する工程と、
前記半導体基板の主面の活性領域に不純物を導入して、第１導電型の第１半導体領域、前記第１半導体領域よりも浅い位置に第２導電型の第２半導体領域を形成する工程と、
前記活性領域上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、
前記活性領域の前記第１ゲート電極と隣り合う領域上に第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、
前記活性領域に不純物を導入して第１導電型のソース領域及びドレイン領域を形成する工程とを有する。
【００２０】
（９）前記手段（８）において、
更に、前記第１ゲート電極形成工程の後であって、前記第２ゲート電極形成工程の前に、前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記第１ゲート電極を境にして前記第２ゲート電極が形成される領域と反対側の前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記サイドウォールスペーサに整合した第２導電型の第３半導体領域を形成する工程とを有する。
【００２１】
（１０）前記手段（８）において、
更に、前記第１ゲート電極形成工程の後であって、前記第２ゲート電極形成工程の前に、前記第１ゲート電極を境にして前記第２ゲート電極が形成される領域と反対側における前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記第１ゲート電極に整合した第１導電型の第３半導体領域を形成する工程と、前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記第１ゲート電極を境して前記第２ゲート電極が形成される領域と反対側における前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記サイドウォールスペーサに整合した第２導電型の第４半導体領域を形成する工程とを有する。
【００２２】
（１１）不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面に素子分離領域によって区画された活性領域を形成する工程と、
前記半導体基板の主面の活性領域に不純物を導入して、第１導電型の第１半導体領域を形成する工程と、
前記活性領域上に、第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、
前記活性領域に不純物を導入して、前記第１ゲート電極に整合した第２導電型の第２半導体領域を形成する工程と、
前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記活性領域に不純物を導入して、前記サイドウォールスペーサに整合し、かつ前記第２半導体領域よりも浅い第１導電型の第３半導体領域を形成する工程と、
前記活性領域の前記第１ゲート電極と隣り合う領域上に、電荷蓄積部として機能する第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、
前記活性領域に不純物を導入して、第２導電型のソース領域及びドレイン領域を形成する工程とを有する。
【００２３】
（１２）不揮発性記憶素子を有する半導体装置であって、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記半導体基板の主面の前記第１ゲート電極と隣り合う領域上に、第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長と同一方向の第２ゲート電極と、
前記第１及び第２領域の配列方向において前記第１ゲート電極側及び前記第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、
前記第１ゲート電極下に設けられ、かつ不純物濃度分布のピーク値が１×１０１８［ａｔｏｍｓ／ｃｍ３］未満の第１導電型の第２半導体領域とを有する。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２５】
（実施形態１）
本実施形態１では、コントロールゲート電極上にメモリゲート電極の一部を乗り上げた不揮発性記憶素子を有する半導体装置に本発明を適用した例について説明する。
【００２６】
図１は、本発明の実施形態１である半導体装置に搭載された不揮発性記憶素子の概略構成を示す図（（ａ）は模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）であり、
図２乃至図１１は、本発明の実施形態１である半導体装置の製造工程中における模式的断面図である。
【００２７】
本実施形態１の半導体装置は、複数のメモリセルが行列状に配置されたメモリセルアレイを有し、１つのメモリセルは、図１（ａ）に示す１つの不揮発性記憶素子Ｑｍ１で構成されている。
【００２８】
図１（ａ）に示すように、本実施形態１の半導体装置は、半導体基板として、例えば単結晶シリコンからなるｐ型半導体基板（以下、単に基板と呼ぶ）１を主体に構成されている。
【００２９】
基板１の主面（回路形成面，素子形成面）には、トランジスタ素子の形成領域として使用される活性領域１ａを区画するための素子分離領域２が選択的に形成されている。素子分離領域２は、これに限定されないが、例えば周知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術によって形成されている。ＳＴＩ技術による素子分離領域２は、基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、その後、前記絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ（化学的機械研磨：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法で平坦化することによって形成される。
【００３０】
活性領域１ａには、ｐ型ウエル領域３、及びメモリセルを構成する不揮発性記憶素子Ｑｍ１が形成されている。不揮発性記憶素子Ｑｍ１は、図１（ａ）及び図１（ｂ）に示すように、主に、チャネル形成領域ｃｈ１、電荷蓄積部として機能するゲート絶縁膜６、メモリゲート電極（ＭＧ）７、チャネル形成領域ｃｈ２、ゲート絶縁膜１１、コントロールゲート電極（ＣＧ）１３、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５等を有する構成になっており、等価回路的にＭＯＮＯＳ型ＦＥＴと、制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列に接続した構成になっている。
【００３１】
メモリゲート電極（ＭＧ）７は、情報蓄積部として機能するゲート絶縁膜６を介在して、基板１の主面の活性領域１ａ上に設けられている。メモリゲート電極７は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。このメモリゲート電極７の上面には、その上面を覆うようにして例えば酸化シリコン膜からなる絶縁膜（キャップ絶縁膜）８が設けられている。
【００３２】
ゲート絶縁膜６は、ＯＮＯ（窒化膜／酸化膜／窒化膜：Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ）膜で形成され、本実施形態では、例えば基板１の主面側から酸化シリコン膜６ａ／窒化シリコン膜６ｂ／酸化シリコン膜６ｃの順に配置されたＯＮＯ膜で形成されている。
【００３３】
メモリゲート電極７のゲート長方向において、メモリゲート電極７の互いに反対側に位置する２つの側壁には、メモリゲート電極７に整合して形成されたサイドウォールスペーサ９が夫々設けられている。サイドウォールスペーサ９は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００３４】
ここで、本実施形態１の活性領域１ａはメモリゲート電極７を境にして互いに反対側に位置する２つの領域に区分される。本実施形態１では、説明し易くするため、メモリゲート電極７によって区分された２つの領域のうち、一方の領域（図１に向かって左の領域）を第１領域ｓａ１と呼び、他方の領域（図１に向かって右側の領域）を第２領域ｓａ２と呼ぶ。
【００３５】
コントロールゲート電極（ＣＧ）１３は、ゲート絶縁膜１１を介在して基板１の主面の活性領域１ａ上に設けられている。また、コントロールゲート電極１３は、そのゲート長がメモリゲート電極７のゲート長方向に沿う状態でメモリゲート電極７の隣に設けられている。本実施形態１のコントロールゲート電極１３は、活性領域１ａ中の第１領域ｓａ１側に設けられている。また、本実施形態１のコントロールゲート電極１３は、その一部をメモリゲート電極７上に乗り上げた構造になっており、絶縁膜８及び一方（第１領域ｓａ１側）のサイドウォールスペーサ９によってメモリゲート電極７と電気的に分離されている。コントロールゲート電極１３は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成され、ゲート絶縁膜１１は、例えば酸化シリコン膜で形成されている。
【００３６】
２つのサイドウォールスペーサ９のうち、他方（第２領域ｓａ２側）のサイドウォールスペーサ９の外側には、この他方のサイドウォールスペーサ９に整合して形成されたサイドウォールスペーサ１４が設けられている。また、コントロールゲート電極１３のゲート長方向において、コントロールゲート電極１３の互いに反対側に位置する２つの側壁には、このコントロールゲート電極１３に整合して形成されたサイドウォールスペーサ１４が夫々設けられている。これらのサイドウォールスペーサ１４は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００３７】
ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５は、メモリゲート電極７及びコントロールゲート電極１３の配列方向において互いに離間して基板１の主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に設けられている。コントロールゲート電極１３側（第１領域ｓａ１側）に設けられた一方のｎ型半導体領域１５は、コントロールゲート電極１３の側壁に設けられた一方のサイドウォールスペーサ１４に整合して形成され、メモリゲート電極７側（第２領域ｓａ２側）に設けられた他方のｎ型半導体領域１５は、他方のサイドウォールスペーサ９の外側に設けられたサイドウォールスペーサ１４に整合して形成されている。
【００３８】
第１チャネル形成領域ｃｈ１は、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５間であって、基板１の主面のメモリゲート電極７下の領域に設けられている。この第１チャネル形成領域ｃｈ１には、ｎ型半導体領域４及びｐ型半導体領域５が設けられている。ｐ型半導体領域５は、基板１の主面から深さ方向に向かってｎ型半導体領域４よりも浅い位置、即ちメモリゲート電極７下のゲート絶縁膜６とｎ型半導体領域４との間に設けられている。また、ｐ型半導体領域５は、基板１の主面から深さ方向に厚さを持ち、ｎ型半導体領域４と接している。
【００３９】
第２チャネル形成領域ｃｈ２は、一方（領域ｓａ１側）のｎ型半導体領域１５と第１チャネル形成領域ｃｈ１との間であって、基板１の主面のコントロールゲート電極下の領域に設けられている。この第２チャネル形成領域ｃｈ２には、ｐ型半導体領域１０が設けられている。
【００４０】
ｐ型半導体領域１０は、一方（第１領域ｓａ１側）のサイドウォールスペーサ９に整合して形成され、一方（第１領域ｓａ１側）のｎ型半導体領域１５と、メモリゲート電極７下に位置するｎ型及びｐ型半導体領域（４，５）との間に、これらの半導体領域（１５，４，５）と接して設けられている。ｎ型及びｐ型半導体領域（４，５）は、他方（第２領域ｓａ２側）のｎ型半導体領域１５と、コントロールゲート電極１３下に位置するｐ型半導体領域１０との間に、これらの半導体領域（１５，１０）と接して設けられている。即ち、本実施形態１の不揮発性記憶素子Ｑｍ１は、第１領域ｓａ１側から第２領域ｓａ２側に向かって、例えば、一方のｎ型半導体領域１５からなるソース領域、ｐ型半導体領域１０が設けられた第２チャネル形成領域ｃｈ２、ｎ型及びｐ型半導体領域（４，５）が設けられた第１チャネル形成領域ｃｈ１、他方のｎ型半導体領域１５からなるドレイン領域を順次配置した構造になっている。また、本実施形態１の不揮発性記憶素子Ｑｍ１は、メモリゲート電極７下の基板表面をｐ型半導体領域５によってｐ型とし、コントロールゲート電極１３下の基板表面をｐ型半導体領域１０によってｐ型とした構造になっている。
【００４１】
本実施形態１において、図１のＸ−Ｘ’方向のメモリゲート電極７下の不純物濃度プロファイルを図５１に示す。
ｎ型半導体領域１５は、ピーク値が例えば１×１０２１［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっており、
ｐ型半導体領域１０は、ピーク値が例えば１×１０１７［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっており、
ｎ型半導体領域４は、ピーク値が例えば１×１０１８［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっており、
ｐ型半導体領域５は、ピーク値が例えば１×１０１７［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっている。
また、ｐ型ウエル領域３は、ピーク値が例えば１×１０１８［ａｔｏｍｓ／ｃｍ３］程度の不純物濃度分布になっている。
【００４２】
コントロールゲート電極１３の表面、並びに一方及び他方のｎ型半導体領域１５の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層１７が形成されている。シリサイド層１７は、例えばサリサイド（Ｓａｌｉｃｉｄｅ：Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）技術により、サイドウォールスペーサ１４に整合して形成されている。即ち、本実施形態１の不揮発性記憶素子Ｑｍ１は、サリサイド構造になっている。
【００４３】
不揮発性記憶素子Ｑｍ１は、等価回路的にＭＯＮＯＳ型ＦＥＴと制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列に接続した構成になっており、メモリゲート電極７下のゲート絶縁膜（ＯＮＯ膜）６における窒化シリコン膜６ｂ中のトラップにホットエレクトロンが注入されると、ＭＯＮＯＳ型ＦＥＴの閾値電圧（メモリゲート電極７における閾値電圧：Ｖｔｈ）が変化し、制御用ＭＩＳＦＥＴとＭＯＮＯＳ型ＦＥＴが直列に接続された系全体の閾値電圧（コントロール電極１３における閾値電圧とメモリゲート電極７における閾値電圧の系全体の閾値電圧）が変化する。即ち、不揮発性記憶素子Ｑｍ１は、電荷蓄積部として機能するゲート絶縁膜６に電荷が蓄積されることで、ソース・ドレイン間に流れるドレイン電流の閾値電圧を制御してメモリ動作する構造になっている。
【００４４】
また、ホットエレクトロンを注入するゲート絶縁膜（ＯＮＯ膜）６の窒化シリコン膜６ｂは、特に窒化シリコン（ＳｉＮ）膜に限るものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）膜のような膜中に窒素を含有する絶縁膜で形成することもできる。このような酸窒化シリコン膜で形成した場合、窒化シリコン膜に比べてゲート絶縁膜６のゲート耐圧を高めることができる。このため、後述するようなホットエレクトロン又はホットホールの注入回数に応じたメモリゲート電極７下の基板表面（基板とゲート絶縁膜との界面近傍）におけるキャリア移動度の劣化に対しての耐性を強めることができる。
【００４５】
不揮発性記憶素子Ｑｍ１の書き込み動作は、コントロールゲート電極１３側（第１領域ｓａ１側）のｎ型半導体領域１５をソース領域、メモリゲート電極７側（第２領域ｓａ２側）のｎ型半導体領域１５をドレイン領域とした場合、例えば、ドレイン領域のｎ型半導体領域１５に６［Ｖ］、ソース領域のｎ型半導体領域１５に０［Ｖ］、メモリゲート電極７に１２［Ｖ］、コントロールゲート電極１３に０．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電圧を印加し、メモリゲート電極７下の第１チャネル形成領域ｃｈ１側（基板１側）からゲート絶縁膜６の窒化シリコン膜６ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、ゲート絶縁膜６の下層の酸化シリコン膜６ａを通過させることによって行われる。
【００４６】
不揮発性記憶素子Ｑｍ１の消去動作は、例えば、ゲート絶縁膜６の窒化シリコン膜６ｂに注入された電子をメモリゲート電極７に放出させることによって行う第１の消去方式と、メモリゲート電極７下の第１チャネル形成領域ｃｈ１側（基板１側）からゲート絶縁膜６の窒化シリコン膜６ｂ中にホットホールを注入して行う第２の消去方式と、ゲート絶縁膜６の窒化シリコン膜６ｂに注入された電子を半導体領域５に放出させることによって行なう第３の消去方式とがある。
【００４７】
第１の方式では、例えば、ソース領域及びドレイン領域に０［Ｖ］、メモリゲート電極７に１５［Ｖ］、コントロールゲート電極１３及びｎ型ウエル領域３に０［Ｖ］の電圧を印加し、ゲート絶縁膜６の上層の酸化シリコン膜６ｃをトンネリングさせて、ゲート絶縁膜６の窒化シリコン膜６ｂからメモリゲート電極７に電子を放出させることによって行われる。
【００４８】
第２の方式では、例えば、ドレイン領域に７［Ｖ］、ソース領域に０［Ｖ］、メモリゲート電極７に−６［Ｖ］、コントロールゲート電極１３及びｐ型ウエル領域３に０［Ｖ］の電位を夫々印加し、ゲート絶縁膜６の下層の酸化シリコン膜６ａを通過させて、メモリゲート電極７下の第１チャネル形成領域ｃｈ１側（基板１側）からゲート絶縁膜６の窒化シリコン膜６ｂ中にホットホールを注入させることによって行われる。
【００４９】
第３の方式では、例えば、ゲート絶縁膜６の窒化シリコン膜６ｂに注入された電子を、半導体領域５に放出することで行われる。この方式では、例えば、ソース領域及びドレイン領域に０［Ｖ］、メモリゲート電極７に−１５［Ｖ］、コントロールゲート電極１３及びｐ型ウエル領域３に０［Ｖ］の電圧を印加し、ゲート絶縁膜６の下層の酸化シリコン膜６ａをトンネリングさせて、ゲート絶縁膜６の窒化シリコン膜６ｂから半導体領域５に電子を放出させることによって行われる。
【００５０】
不揮発性記憶素子Ｑｍ１の読み出し動作は、例えば、ソース領域に０［Ｖ］、ドレイン領域に１［Ｖ］、メモリゲート電極７及びコントロールゲート電極１３に１．５［Ｖ］、ｐ型ウエル領域３に０［Ｖ］の電位を夫々印加して行われる。この時、電荷蓄積部として機能するゲート絶縁膜６の窒化シリコン膜６ｂ中のトラップに多くの電子が捕獲されている場合、メモリゲート電極７下の第１チャネル形成領域ｃｈ１に設けられたｎ型半導体領域４に空乏層が広がり、メモリゲート電極７における閾値電圧（ＭＯＮＯＳ型ＦＥＴの閾値電圧）が高くなるため、コントロールゲート電極１３下の第２チャネル形成領域ｃｈ２にチャネル（電流経路）が形成されても、ソース・ドレイン間にドレイン電流が流れない「ＯＦＦ状態」となる。一方、ゲート絶縁膜６の窒化シリコン膜６ｂ中のトラップに電子がいない場合（又は多くの正孔が捕獲されている場合）、第１チャネル形成領域ｃｈ１のｎ型半導体領域４に空乏層が広がらず、メモリゲート電極７における閾値電圧が低くなるため、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」となる。この「ＯＮ」，「ＯＦＦ」の２状態が“０”，“１”に対応する。
【００５１】
不揮発性記憶素子Ｑｍ１の書き込み動作において、ホットエレクトロンは、コントロールゲート電極１３側に設けられた注入点（電界の最大点）からメモリゲート電極７下のゲート絶縁膜６に注入されるが、ホットエレクトロンの注入は高電界によって行われるため、ホットエレクトロンの注入回数に応じてメモリゲート電極７下の基板表面（基板とゲート絶縁膜との界面近傍）におけるキャリア移動度が劣化する。
【００５２】
また、上記した消去動作方式３のようなホットホール注入による消去動作を採用した場合においても、上記のホットエレクトロン注入時程の高電界ではないが、ホットホールの注入回数に応じてメモリゲート電極７下の基板表面におけるキャリア移動度が劣化する。
【００５３】
一方、不揮発性記憶素子Ｑｍ１の読み出し動作において、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」の時、図１（ｂ）に示すように、ドレイン電流Ｉｄｓは、メモリゲート電極７下のｎ型半導体領域４、及びコントロールゲート電極１３下の基板表面（基板とゲート絶縁膜との界面近傍）を電流経路として流れる。即ち、メモリゲート電極７下におけるドレイン電流は、メモリゲート電極７下の基板表面（基板とゲート絶縁膜との界面近傍）を流れず、メモリゲート電極７下の基板表面から離れたｎ型半導体領域４を電流経路として流れる。メモリゲート電極７下の基板表面から離れたｎ型半導体領域４は、ホットエレクトロン又はホットホール注入時の高電界によって受けるダメージがメモリゲート電極７下の基板表面よりも少ない、又はダメージを受けないため、キャリア移動度の劣化が起こり難い。
【００５４】
従って、ホットエレクトロン又はホットホールの注入回数、即ち、書き替え（消去及び書き込み）回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制することができる。
また、書き替え（消去及び書き込み）回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制できるため、長期間安定して動作する半導体装置の長期信頼性を確保できる。
【００５５】
次に、本実施形態１の半導体装置の製造について、図２乃至図１１を用いて説明する。
まず、比抵抗１０［Ωｃｍ］を有するｐ型単結晶シリコンからなる基板１を準備し、その後、図２に示すように、基板１の主面に、活性領域（素子形成領域）１ａを区画するための素子分離領域２を形成する。素子分離領域２は、例えば周知のＳＴＩ技術を用いて形成する。具体的には、素子分離領域２は、基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、基板１の主面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにＣＭＰ法で平坦化することによって形成される。
【００５６】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図３に示すように、ｐ型ウエル領域３を形成する。ｐ型ウエル領域３を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、ｐ型ウエル領域３の深さ方向における不純物濃度に均一性を持たせるため、例えば３回行う。
１回目のイオン注入は、例えば加速エネルギが５００ＫｅＶ程度，ドーズ量が１×１０１３［ａｔｏｍｓ／ｃｍ２］程度の条件で行い、
２回目のイオン注入は、例えば加速エネルギが１５０ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］程度の条件で行い、
３回目のイオン注入は、例えば加速エネルギが５０ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］程度の条件で行う。
なお、不純物を導入してｐ型ウエル領域３を形成した後、このｐ型ウエル領域３の不純物を活性化させるための熱処理が施される。
【００５７】
次に、基板１の主面側からその主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に、ｎ型半導体領域を形成するための不純物、及びｐ型半導体領域を形成するための不純物を選択的にイオン注入して、図３に示すように、基板１の表面にｐ型半導体領域５、このｐ型半導体領域５よりも深い位置にｎ型半導体領域４を形成する。ｐ型半導体領域５及びｎ型半導体領域４は互いに接して形成される。
【００５８】
ｎ型半導体領域４を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。この砒素のイオン注入は、例えば、加速エネルギが２５ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］程度の条件で行う。
ｐ型半導体領域５を形成するための不純物としては、例えばインジウム（Ｉｎ）を使用する。このインジウムのイオン注入は、例えば、加速エネルギが１５ＫｅＶ程度，ドーズ量が５×１０１１［ａｔｏｍｓ／ｃｍ２］の条件で行う。
なお、不純物を導入して半導体領域（４，５）を形成した後、この半導体領域（４，５）の不純物を活性化させる熱処理が施される。
【００５９】
次に、基板１の主面の活性領域１ａ上に、ＯＮＯ膜からなるゲート絶縁膜６を形成する。ＯＮＯ膜の形成は、まず、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して、基板１の主面の活性領域１ａ上に、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜６ａを形成し、その後、酸化シリコン膜６ａ上を含む基板１の主面上の全面に、例えば１０［ｎｍ］程度の膜厚の窒化シリコン膜６ｂをＣＶＤ法で形成し、その後、窒化シリコン膜６ｂ上に、例えば５［ｎｍ］程度の膜厚の酸化シリコン膜６ｃをＣＶＤ法で形成し、緻密化のための熱処理を施すことによって行う。このとき、窒化シリコン膜６ｂをその一部に窒素を含有するような絶縁膜で形成することもできる。酸窒化シリコン膜で形成する場合には、例えば、モノシラン（ＳｉＨ４）等のようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成することができる。
【００６０】
次に、基板１の主面の活性領域１ａ上を覆うようにして酸化シリコン膜６ｃ上に、例えば２００［ｎｍ］程度の膜厚の多結晶シリコン膜をＣＶＤ法で形成し、その後、前記多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その後、前記多結晶シリコン膜に注入された不純物を活性化させる熱処理を施し、その後、活性領域１ａ上を覆うようにして前記多結晶シリコン膜上に、例えば５０［ｎｍ］程度の膜厚の酸化シリコン膜からなる絶縁膜８をＣＶＤ法で形成する。この絶縁膜８は、以後の工程で形成される各サイドウォールスペーサ形成時に、オーバーエッチングによるメモリゲート電極７表面の削れを防止するためのキャップ膜として形成される。その後、絶縁膜８、及び前記多結晶シリコン膜をパターンニングして、図４に示すように、基板１の主面の活性領域１ａ上に、上面が絶縁膜８で覆われたメモリゲート電極（ＭＧ）７を形成し、その後、メモリゲート電極７及び絶縁膜８をマスクにして、ＯＮＯ（酸化シリコン膜６ａ／窒化シリコン膜６ｂ／酸化シリコン膜６ｃ）膜をパターンニングする。この工程により、図４に示すように、ＯＮＯ膜からなるゲート絶縁膜６を介在して、基板１の主面の活性領域１ａ上にメモリゲート電極７が形成される。
【００６１】
次に、図５に示すように、ゲート電極７のゲート長方向の側壁にサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性エッチングを施すことによって形成される。サイドウォールスペーサ９は、ゲート電極７に整合して形成される。
【００６２】
次に、メモリゲート電極７を境にしてコントロールゲート電極が形成される領域と反対側の領域における半導体領域上、具体的には第２領域ｓａ２側のサイドウォールスペーサ９と素子分離領域２との間のｐ型半導体領域５上をマスクＭ１で覆った状態で、基板１の主面側からその主面の活性領域１ａ、具体的にはコントロールゲート電極が形成される第１領域ｓａ１に不純物を選択的にイオン注入して、図６に示すように、一方のサイドウォールスペーサ９に整合したｐ型半導体領域１０を形成する。マスクＭ１としては、例えば周知のフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。
【００６３】
ｐ型半導体領域１０を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、例えば、加速エネルギが５０ＫｅＶ程度，ドーズ量が１×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。
なお、不純物を導入してｐ型半導体領域１０を形成した後、このｐ型半導体領域１０の不純物を活性化させるための熱処理が施される。
【００６４】
次に、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して、図７に示すように、基板１の主面の活性領域１ａ中の第１領域ｓａ１上、具体的にはｐ型半導体領域１０上に、例えば３［ｎｍ］程度の膜厚の酸化シリコン膜からなるゲート絶縁膜１１を形成し、その後、図７に示すように、ゲート絶縁膜１１上及びメモリゲート電極７上を含む基板１の主面上に、例えば１５０［ｎｍ］程度の膜厚の多結晶シリコン膜１２をＣＶＤ法で形成し、その後、多結晶シリコン膜１２に、抵抗値を低減する不純物をイオン注入する。なお、抵抗値を低減する不純物を多結晶シリコン膜１２に導入した後、多結晶シリコン膜１２の不純物を活性化させる熱処理が施される。
【００６５】
次に、多結晶シリコン膜１２をパターンニングして、図８に示すように、活性領域１ａ中の第１領域ｓａ１側にコントロールゲート電極（ＣＧ）１３を形成する。コントロールゲート電極１３は、その一部をメモリゲート電極７上に乗り上げた形状で形成される。
【００６６】
次に、図９に示すように、コントロールゲート電極１３のゲート長方向における側壁、及びコントロールゲート電極１３と反対側（第２の領域ｓａ２側）に位置するサイドウォールスペーサ９の外側に、サイドウォールスペーサ１４を形成する。サイドウォールスペーサ１４は、基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施すことによって形成される。コントロールゲート電極１３の側壁におけるサイドウォールスペーサ１４は、コントロールゲート電極１３に整合して形成される。サイドウォールスペーサ９の外側におけるサイドウォールスペーサ１４は、サイドウォールスペーサ９に整合して形成される。
【００６７】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図１０に示すように、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５を形成する。ｎ型半導体領域１５は、サイドウォールスペーサ１４に整合して形成される。
【００６８】
ｎ型半導体領域１５を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。このＡｓのイオン注入は、例えば、加速エネルギが４０ＫｅＶ程度，ドーズ量が１×１０１５［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｎ型半導体領域１５を形成した後、ｎ型半導体領域１５の不純物を活性化させるための熱処理が施される。
【００６９】
次に、自然酸化膜等を除去して、コントロールゲート電極１３及びｎ型半導体領域１５の表面を露出させた後、図１１に示すように、これらの表面上を含む基板１の主面上の全面に、高融点金属膜として例えばコバルト（Ｃｏ）膜１６を形成する。
【００７０】
次に、ゲート電極１３及びｎ型半導体領域１５の夫々のシリコン（Ｓｉ）とコバルト膜１６のＣｏとを反応させる熱処理を施して、ゲート電極１３の表面、及びｎ型半導体領域１５の表面に、金属・半導体反応層であるシリサイド（ＣｏＳｉ）層１７を形成する。シリサイド層１７は、サイドウォールスペーサ１４に整合して形成される。
【００７１】
次に、シリサイド層１７が形成された領域以外の未反応のコバルト膜１６を選択的に除去し、その後、シリサイド層１７を活性化させる熱処理を施す。この工程により、図１に示す不揮発性記憶素子Ｑｍ１が形成される。
【００７２】
このように、本実施形態１によれば、書き替え回数に伴うドレイン電流Ｉｄｓの減少（電流駆動能力）を抑制した不揮発性記憶素子Ｑｍ１を提供することができる。
また、不揮発性記憶素子を有する半導体装置の長期信頼性を確保できる。
また、書き替え回数に伴うドレイン電流の減少を抑制した不揮発性記憶素子Ｑｍ１を有する半導体装置を製造できる。
また、書き替え回数に伴うドレイン電流の減少を抑制し、シリサイド層によってコントロールゲート電極を低抵抗化した不揮発性記憶素子Ｑｍ１を有する半導体装置を製造できる。
【００７３】
（実施形態２）
図１２は、本発明の実施形態２である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図１３及び図１４は、本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。
【００７４】
前述の実施形態１の不揮発性記憶素子Ｑｍ１は、図１に示すように、メモリゲート電極７上にコントロールゲート電極１３の一部を乗り上げた構造になっているが、本実施形態２の不揮発性記憶素子Ｑｍ２は、図１２に示すように、コントロールゲート電極１３をサイドウォール形状に加工した構造になっている。このような構造にすることにより、不揮発性記憶素子Ｑｍ２の占有面積を小さくすることができる。以下、コントロールゲート電極がサイドウォール形状で形成された不揮発性記憶素子Ｑｍ２を有する半導体装置の製造について、図１３及び図１４を用いて説明する。
【００７５】
前述の実施形態１と同様のプロセスを施して、図８に示すように、コントロールゲート電極１３まで形成した後、コントロールゲート電極１３にＲＩＥ等の異方性エッチングを施して、図１３に示すように、一方（第１の領域ｓａ１側）のサイドウォールスペーサ９の外側に、サイドウォール形状のコントロールゲート電極１３を形成する。このサイドウォール形状のコントロールゲート電極１３は、一方のサイドウォールスペーサ９に整合して形成される。また、サイドウォール形状のコントロールゲート電極１３は、サイドウォールスペーサ９及び絶縁膜８によってメモリゲート電極７と電気的に分離される。
【００７６】
次に、サイドウォール形状のコントロールゲート電極１３上を含む基板１の主面上の全面に、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ等の異方性エッチングを施して、図１４に示すように、サイドウォール形状のコントロールゲート電極１３の外側、及び他方（第２の領域ｓａ２側）のサイドウォールスペーサ９の外側に、サイドウォールスペーサ１４を形成する。
【００７７】
この後、前述の実施形態１と同様の方法で、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５、及びシリサイド層１７を形成することにより、図１２に示す不揮発性記憶素子Ｑｍ２が形成される。なお、コントロールゲート電極１３はサイドウォールスペーサ１４によって覆われるように形成されるため、コントロールゲート電極１３上のシリサイド層１７の面積は、前述の実施形態１（図１参照）における形状と比べると少なく、サイドウォールスペーサ１４形成時のエッチング量によってはほとんど形成されない。
【００７８】
このように、メモリゲート電極７上に一部を乗り上げたコントロールゲート電極１３を一旦形成し、その後、コントロールゲート電極１３に異方性エッチングを施して、一方のサイドウォールスペーサ９の外側にサイドウォール形状のコントロールゲート電極１３を形成することにより、前述の実施形態１と比較して占有面積が小さい不揮発性記憶素子Ｑｍ２を形成することができる。この結果、半導体装置の高集積化を図ることができる。
【００７９】
（実施形態３）
図１５は、本発明の実施形態３である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図１６乃至図１９は、本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。
【００８０】
前述の実施形態１の不揮発性記憶素子Ｑｍ１は、図１に示すように、メモリゲート電極７とコントロールゲート電極１３との間（第１領域ｓａ１側）のサイドウォールスペーサ９下の領域にもｐ型半導体領域５が設けられた構造になっているが、本実施形態３の不揮発性記憶素子Ｑｍ３は、ｎ型半導体領域４及びｐ型半導体領域５と、ｐ型半導体領域１０との間に、これらの半導体領域と接して設けられたｎ型半導体領域１８を有する構造になっており、ｎ型半導体領域１８は、メモリゲート電極７下、及び一方のサイドウォールスペーサ９下に跨って形成されている。ｎ型半導体領域１８は、メモリゲート電極７下の基板表面においてｐ型半導体領域５と接合され、そして、一方のサイドウォールスペーサ９下の基板表面においてｐ型半導体領域１０と接合されている。
【００８１】
このような構造にすることにより、
（イ）ホットエレクトロンの注入は、半導体領域１８と半導体領域５の接合で発生する電界により電子が加速されることで行なわれるが、このホットエレクトロンの発生する領域がメモリゲート直下に存在するため、書き込み効率の向上を図ることができる。
また、（ロ）書き込み及び読み出し動作時に、ソースからドレインに至る電子の経路をすべてｎ型半導体領域にすることができるため、全体のオン抵抗を低減することができるため、ドレイン電流の向上を図ることができる。
【００８２】
以下、本実施形態３の半導体装置の製造について、図１６乃至図１９を用いて説明する。
前述の実施形態１と同様のプロセスを施して、図１６に示すようにメモリゲート電極７まで形成した後、図１７に示すように、基板１の主面の活性領域１ａ中の第２の領域ｓａ２上、具体的には、他方（第２の領域ｓａ２側）のサイドウォールスペーサ９と素子分離領域２との間における半導体領域上をマスクＭ２で選択的に覆った状態で、基板１の主面側からその主面の活性領域１ａ中の第１領域ｓａ１（コントロールゲート電極が形成される領域側）に不純物を選択的にイオン注入して、図１７に示すように、メモリゲート電極７に整合したｎ型半導体領域１８を形成する。マスクＭ２としては、例えば周知のフォトリソグラフィ技術によって形成されるフォトレジストマスクを用いる。
【００８３】
ｎ型半導体領域１８を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。このＡｓのイオン注入は、例えば、加速エネルギが２５ＫｅＶ程度，ドーズ量が５×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。このｎ型半導体領域１８の形成は、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成する前に行う。
なお、不純物を導入してｎ型半導体領域１８を形成した後、このｎ型半導体領域１８の不純物を活性化させるための熱処理が施される。
【００８４】
次に、マスクＭ２を除去した後、前述の実施形態１と同様の方法で、メモリゲート電極７の側壁に、このメモリゲート電極７に整合したサイドウォールスペーサ９を形成し、その後、前述の実施形態１と同様の方法で、図１８に示すように、活性領域１ａ中の第１領域ｓａ１に、サイドウォールスペーサ９に整合したｐ型半導体領域１０を形成し、その後、前述の実施形態１と同様の方法で、図１９に示すように、ゲート絶縁膜１１、コントロールゲート電極１３、サイドウォールスペーサ１４、及び一対のｎ型半導体領域１５を形成し、更に、その後、シリサイド層１７を形成することにより、図１５に示す不揮発性記憶素子Ｑｍ３が形成される。
【００８５】
このように、本実施形態３によれば、前述の実施形態１と比較して書き込み効率の向上を図ることができ、また、ドレイン電流の増加を図ることができる。
また、本実施形態で示したようなｎ型半導体領域１８を、前述の実施形態２のような構造においても適用することも可能である。
【００８６】
（実施形態３の変形例）
図２０乃至図２３は、本発明の実施形態３の変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態３では、ｎ型半導体領域１８及びｐ型半導体領域１０を形成する方法として、メモリゲート電極７に整合してｎ型半導体領域１８を形成し、サイドウォールスペーサ９に整合してｐ型半導体領域１０を形成する方法を適用した例について説明したが、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成した後、基板１に対して斜めに不純物をイオン注入してｎ型半導体領域１８を形成し、その後、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域１０を形成する方法を適用しても良い。以下、実施形態３の変形例について、図２０乃至図２３を用いて説明する。
【００８７】
前述の実施形態１と同様のプロセスを施して、図２０に示すようにメモリゲート電極７まで形成した後、図２１に示すように、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成する。
次に、図２２に示すように、基板１の主面の活性領域１ａ中の第２領域ｓａ２上、具体的には、他方（第２領域ｓａ２側）のサイドウォールスペーサ９と素子分離領域２との間における半導体領域上をマスクＭ１で選択的に覆った状態で、基板１の主面側からその主面の活性領域１ａ中の第１領域ｓａ１（コントロールゲート電極が形成される領域側）に、基板１に対して斜めに不純物を選択的にイオン注入して、メモリゲート電極７に整合したｎ型半導体領域１８を形成し、その後、このままの状態、即ち図２３に示すように、基板１の主面の活性領域１ａ中の第２領域ｓａ２上をマスクＭ１で選択的に覆った状態で、基板１の主面側からその主面の活性領域１ａ中の第１領域ｓａ１（コントロールゲート電極が形成される領域側）に、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域１０を形成する。なお、不純物を導入してｎ型半導体領域１８及びｐ型半導体領域１０を形成した後、これらの半導体領域の不純物を活性化させるための熱処理が施される。
【００８８】
このように、メモリゲート電極７の側壁にサイドウォールスペーサ９を形成した後、基板１の主面の活性領域１ａ中の第２の領域ｓａ２上をマスクＭ１で選択的に覆った状態で、基板１に対して斜めに不純物を選択的にイオン注入して、メモリゲート電極７に整合したｎ型半導体領域１８を形成し、その後、基板１の主面の活性領域１ａ中の第２の領域ｓａ２上をマスクＭ１で選択的に覆った状態で、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域１０を形成することにより、マスクの枚数を減らすことができるので、前述の実施形態３と比較して、製造工程を簡略化できる。
【００８９】
半導体装置の高集積化、低コスト化を実現させるためにはマスク（レチクル）の枚数をいかにして低減させるかが重要な課題となっている。なぜならば、マスク枚数の低減は、マスクそのものの制作コストの低減のみならず、マスクを用いたフォトレジストパターン形成のためのフォトレジストの塗布、感光、現像及び洗浄・乾燥の一連の処理を削減することができ、半導体装置のプロセスコストを大幅に低減できるからである。そして、更に、異物による不良発生率を低減でき、半導体装置の歩留まり及び信頼性を向上させることが可能となるからである。また、本実施形態で示したようなｎ型半導体領域１８を、前述した実施形態２のような構造においても適用することも可能である。
【００９０】
（実施形態４）
図２４は、本発明の実施形態４である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図２５乃至図３０は、本発明の実施形態４である半導体装置の製造工程中における模式的断面図である。
本実施形態４では、制御ゲート電極上にメモリゲート電極の一部を乗り上げた不揮発性記憶素子を有する半導体装置に本発明を適用した例について説明する。
【００９１】
図２４に示すように、基板１の主面（回路形成面，素子形成面）には、トランジスタ素子の形成領域として使用される活性領域１ａを区画するための素子分離領域２が選択的に形成されており、活性領域１ａには、ｐ型ウエル領域３が形成され、更にメモリセルを構成する不揮発性記憶素子Ｑｍ４が形成されている。不揮発性記憶素子Ｑｍ４は、主に、チャネル形成領域ｃｈ１、電荷蓄積部として機能するゲート絶縁膜２７、メモリゲート電極（ＭＧ）２８、チャネル形成領域ｃｈ２、ゲート絶縁膜２１、コントロールゲート電極（ＣＧ）２２、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５等を有する構成になっており、等価回路的にＭＯＮＯＳ型ＦＥＴと、制御用ＭＩＳＦＥＴ（パストランジスタ）とを直列に接続した構成になっている。
【００９２】
コントロールゲート電極（ＣＧ）２２は、例えば酸化シリコン膜からなるゲート絶縁膜２１を介在して基板１の主面の活性領域１ａ上に設けられている。コントロールゲート電極２２の上面には、その上面を覆うようにして例えば酸化シリコン膜からなる絶縁膜（キャップ絶縁膜）２３が設けられている。
【００９３】
コントロールゲート電極２２のゲート長方向において、コントロールゲート電極２２の互いに反対側に位置する２つの側壁には、コントロールゲート電極２２に整合して形成されたサイドウォールスペーサ２５が夫々設けられている。サイドウォールスペーサ２５は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００９４】
ここで、本実施形態４の活性領域１ａはコントロールゲート電極２２を境にして互いに反対側に位置する２つの領域に区分される。本実施形態４では、説明し易くするため、コントロールゲート電極２２によって区分された２つの領域のうち、一方の領域（図２４に向かって左の領域）を第１領域ｓａ１と呼び、他方の領域（図２４に向かって右側の領域）を第２領域ｓａ２と呼ぶ。
【００９５】
メモリゲート電極（ＭＧ）２８は、情報蓄積部として機能するゲート絶縁膜２７を介在して、基板１の主面の活性領域１ａ上に設けられている。また、メモリゲート電極２８は、そのゲート長がコントロールゲート電極２２のゲート長方向に沿う状態でコントロールゲート電極２２の隣に設けられている。本実施形態４のメモリゲート電極２８は、活性領域１ａ中の第２領域ｓａ２側に設けられている。また、本実施形態４のメモリゲート電極２８は、一部をコントロールゲート電極２２上に乗り上げた構造になっており、絶縁膜２３及び他方（第２領域ｓａ２側）のサイドウォールスペーサ２５によってコントロールゲート電極２２と電気的に分離されている。ゲート絶縁膜２７は、前述の実施形態１と同様に、ＯＮＯ膜で形成されている。
【００９６】
２つのサイドウォールスペーサ２５のうち、一方（第１領域ｓａ１側）のサイドウォールスペーサ２５の外側には、この一方のサイドウォールスペーサ２５に整合して形成されたサイドウォールスペーサ２９が設けられている。また、メモリゲート電極２８のゲート長方向において、メモリゲート電極２８の互いに反対側に位置する２つの側壁には、このメモリゲート電極２８に整合して形成されたサイドウォールスペーサ２９が夫々設けられている。これらのサイドウォールスペーサ２９は、例えば酸化シリコン膜からなる絶縁膜で形成されている。
【００９７】
ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５は、メモリゲート電極２８及びコントロールゲート電極２２の配列方向において互いに離間して基板１の主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に設けられている。コントロールゲート電極２２側（第１領域ｓａ１側）に設けられた一方のｎ型半導体領域１５は、一方のサイドウォールスペーサ２５の外側に設けられたサイドウォールスペーサ２９に整合して形成され、メモリゲート電極２８側（第２領域ｓａ２側）に設けられた他方のｎ型半導体領域１５は、メモリゲート電極２８の側壁に設けられた他方のサイドウォールスペーサ２９に整合して形成されている。
【００９８】
第１チャネル形成領域ｃｈ１は、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５間であって、基板１の主面のメモリゲート電極７下の領域に設けられている。この第１チャネル形成領域ｃｈ１には、コントロールゲート電極２２に整合して第２領域ｓａ２側に形成されたｎ型半導体領域２４、他方のサイドウォールスペーサ２５に整合して第２領域ｓａ２側に形成されたｐ型半導体領域２６が設けられている。ｐ型半導体領域２６は、基板１の主面から深さ方向に向かってｎ型半導体領域２４よりも浅い位置、即ちメモリゲート電極２８下のゲート絶縁膜２７とｎ型半導体領域２４との間に設けられている。また、ｐ型半導体領域２６は、基板１の主面から深さ方向に厚さを持ち、ｎ型半導体領域２４と接している。
【００９９】
第２チャネル形成領域ｃｈ２は、一方（領域ｓａ１側）のｎ型半導体領域１５と第１チャネル形成領域ｃｈ１との間であって、基板１の主面のコントロールゲート電極２２下の領域に設けられている。この第２チャネル形成領域ｃｈ２には、ｐ型半導体領域１０が設けられている。
【０１００】
一方（領域ｓａ１側）のｎ型半導体領域１５と、ｐ型半導体領域１０との間には、コントロールゲート電極２２に整合して第１領域側に形成されたｎ型半導体領域２４、及び一方のサイドウォールスペーサ２５に整合して第１領域ｓａ１側に形成されたｐ型半導体領域２６が設けられている。
【０１０１】
ｐ型半導体領域２０は、第１領域ｓａ１側及び第２領域ｓａ２側の夫々のｎ型半導体領域２４と接して設けられている。第１領域ｓａ１側及び第２領域ｓａ２側の夫々のｐ型半導体領域２６は、ｐ型半導体領域２０から離間して設けられており、第２領域ｓａ２側のｐ型半導体領域２６とｐ型半導体領域２０との間、並びに第１領域ｓａ１側のｐ型半導体領域２６とｐ型半導体領域２０との間には、ｎ型半導体領域２４が設けられている。
【０１０２】
第２領域ｓａ２側のｎ型半導体領域２４は、コントロールゲート電極２２下の基板表面においてｐ型半導体領域２０と接合され、第２領域ｓａ２側のｐ型半導体領域２６は、第２領域ｓａ２側のサイドウォールスペーサ２５下の基板表面においてｎ型半導体領域２４と接合されている。
【０１０３】
不揮発性記憶素子Ｑｍ４の読み出し動作において、ソース・ドレイン間にドレイン電流が流れる「ＯＮ状態」の時、ドレイン電流Ｉｄｓは、メモリゲート電極２８下のｎ型半導体領域２４、及びコントロールゲート電極２２下の基板表面（基板とゲート絶縁膜との界面近傍）を電流経路として流れる。即ち、メモリゲート電極２８下におけるドレイン電流は、メモリゲート電極２８下の基板表面（基板とゲート絶縁膜との界面近傍）を流れず、メモリゲート電極２８下の基板表面から離れたｎ型半導体領域２４を電流経路として流れる。従って、コントロールゲート電極２２上にメモリゲート電極２８の一部を乗り上げた本実施形態４の不揮発性記憶素子Ｑｍ４においても、前述の実施形態１と同様の効果が得られる。
【０１０４】
また、本実施形態４の不揮発性記憶素子Ｑｍ４は、ｐ型半導体領域２６と、ｐ型半導体領域２０との間に、これらの半導体領域と接してｎ型半導体領域２４が設けられた構造になっているため、前述の実施形態２と同様の効果が得られる。
【０１０５】
次に、本実施形態４の半導体装置の製造について、図２５乃至図３０を用いて説明する。
まず、前述の実施形態１と同様の方法で、素子分離領域２及びｐ型ウエル領域３を形成し、その後、基板１の主面側からその主面の活性領域１ａ、具体的にはｐ型ウエル領域３の表層部に、ｐ型半導体領域を形成するための不純物を選択的にイオン注入して、図２５に示すようにｐ型半導体領域２０を形成する。
【０１０６】
ｐ型半導体領域２０を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、例えば、加速エネルギが１０ＫｅＶ程度，ドーズ量が５×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｐ型半導体領域２０を形成した後、ｐ型半導体領域２０の不純物を活性化させるための熱処理が施される。
【０１０７】
次に、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して、基板１の主面の活性領域１ａ上に、例えば３［ｎｍ］程度の膜厚の酸化シリコン膜からなるゲート絶縁膜２１を形成し、その後、ゲート絶縁膜２１を覆うようにして基板１の主面上の全面に、例えば２００［ｎｍ］程度の膜厚の多結晶シリコン膜をＣＶＤ法で形成し、その後、前記多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その後、前記多結晶シリコン膜に注入された不純物を活性化させる熱処理を施し、その後、前記多結晶シリコン膜上の全面に、例えば５０［ｎｍ］程度の膜厚の酸化シリコン膜からなる絶縁膜２３をＣＶＤ法で形成する。この絶縁膜２３は、以後の工程で形成される各サイドウォールスペーサ形成時に、オーバーエッチングによるコントロールゲート電極２２表面の削れを防止するためのキャップ膜として形成される。その後、絶縁膜２３、及び前記多結晶シリコン膜をパターンニングして、図２６に示すように、基板１の主面の活性領域１ａ上に、上面が絶縁膜２３で覆われたコントロールゲート電極２２を形成する。基板１とコントロールゲート電極２２との間には、ゲート絶縁膜２１が介在される。
【０１０８】
次に、基板１の主面側からその主面の活性領域１ａ、具体的にはコントロールゲート電極２２が形成されていない活性領域１ａの部分（第１領域ｓａ１及び第２領域ｓａ２）に、不純物を選択的にイオン注入して、図２７に示すように、コントロールゲート電極２２に整合した一対のｎ型半導体領域２４を形成する。
【０１０９】
ｎ型半導体領域２４を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。この砒素のイオン注入は、例えば、加速エネルギが２５ＫｅＶ程度，ドーズ量が１×１０１３［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｎ型半導体領域２４を形成した後、ｎ型半導体領域２４の不純物を活性化させるための熱処理が施される。
【０１１０】
次に、コントロールゲート電極２２の側壁に、前述の実施形態１のサイドウォールスペーサ９と同様の方法で、例えば酸化シリコン膜からなるサイドウォールスペーサ２５を形成し、その後、基板１の主面側からその主面の活性領域１ａ、具体的には第１領域ｓａ１及び第２領域ｓａ２に、不純物を選択的にイオン注入して、図２８に示すように、サイドウォールスペーサ２５に整合した一対のｐ型半導体領域２６を形成する。
【０１１１】
ｐ型半導体領域２６を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、例えば、加速エネルギが５ＫｅＶ程度，ドーズ量が５×１０１２［ａｔｏｍｓ／ｃｍ２］の条件で行う。なお、不純物を導入してｐ型半導体領域２６を形成した後、ｐ型半導体領域２６の不純物を活性化させるための熱処理が施される。
【０１１２】
次に、メモリゲート電極が形成される第２領域ｓａ２上を含む基板１の主面上に、前述の実施形態１と同様の方法でＯＮＯ膜からなるゲート絶縁膜２７を形成し、その後、活性領域１ａ上を覆うようにしてゲート絶縁膜２７上に例えば１００［ｎｍ］程度の膜厚の多結晶シリコン膜をＣＶＤ法で形成し、その後、前記多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その後、前記多結晶シリコン膜に注入された不純物を活性化させる熱処理を施し、その後、前記多結晶シリコン膜をパターンニングして、図２９に示すように、コントロールゲート電極２２上に一部を乗り上げたメモリゲート電極２８を形成し、その後、メモリゲート電極２８をマスクにして、ＯＮＯ膜からなるゲート絶縁膜２７をパターンニングする。この時、前述の実施形態１と同様に、ゲート絶縁膜２７は窒化シリコン膜に限るものではなく、膜中に窒素を含有するような絶縁膜、例えば、酸窒化シリコン膜で形成することも可能である。
【０１１３】
次に、前述の実施形態１のサイドウォールスペーサ１４と同様の方法で、図３０に示すように、メモリゲート電極２８のゲート長方向における側壁、及びメモリゲート電極２８と反対側（第１領域ｓａ１側）に位置するサイドウォールスペーサ２５の外側に、サイドウォールスペーサ２９を形成する。メモリゲート電極２８の側壁におけるサイドウォールスペーサ２９は、メモリゲート電極２８に整合して形成される。サイドウォールスペーサ２５の外側におけるサイドウォールスペーサ２９は、サイドウォールスペーサ２５に整合して形成される。
【０１１４】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、ソース領域及びドレイン領域として機能する一対の半導体領域１５を形成する。ｎ型半導体領域１５は、サイドウォールスペーサ２９に整合して形成される。この工程により、図２４に示す不揮発性記憶素子Ｑｍ４が形成される。
【０１１５】
前述の実施形態１では、コントロールゲート電極１３を形成する前に、ｎ型半導体領域４、ｐ型半導体領域５、及びｐ型半導体領域１０を形成しているため（図３及び図６参照）、これらの不純物によってコントロールゲート電極１３下の基板表面の不純物濃度が高くなり、コントロールゲート電極１３下の基板表面のキャリア移動度が低下し易い。
【０１１６】
これに対して、本実施形態４では、コントロールゲート電極２２を形成した後、ｎ型半導体領域２４、及びｐ型半導体領域２６を形成しているため（図２７及び図２８参照）、コントロールゲート電極２２下の基板表面の不純物濃度を低くすることができ、コントロールゲート電極２２下の基板表面のキャリア移動度を高くできる。
【０１１７】
（実施形態４の第１変形例）
図３１及び図３２は、本発明の実施形態４の第１変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態４では、ｎ型半導体領域２４及びｐ型半導体領域２６を形成する方法として、コントロールゲート電極２２に整合してｎ型半導体領域２４を形成し、サイドウォールスペーサ２５に整合してｐ型半導体領域２６を形成する方法を適用した場合を示したが、コントロールゲート電極２２の側壁にサイドウォールスペーサ２５を形成した後、図３１に示すように、基板１に対して斜めに不純物をイオン注入してｎ型半導体領域２４を形成し、その後、図３２に示すように、基板１に対して垂直に不純物をイオン注入してｐ型半導体領域２６を形成する方法を適用しても良い。この場合、斜めイオン注入は、コントロールゲート電極２２下の基板表面においてｐ型半導体領域２０とｎ型半導体領域２４との接合がなされるように不純物の入射角及び加速エネルギを考慮して行うことが望ましい。
【０１１８】
このように斜めイオン注入で不純物の入射角及び加速エネルギーを考慮して行うことにより、前記（実施形態４）の場合と比較して、ｐ型半導体領域２０とｎ型半導体領域２４との接合位置をより精密に制御できるので、コントロールゲート電極２２とｎ型半導体領域２４との容量を低減し、スイッチング速度を高速化できる。
【０１１９】
（実施形態４の第２変形例）
図３３及び図３４は、本発明の実施形態４の第２変形例である半導体装置の製造工程中における模式的断面図である。
前述の実施形態４では、ｐ型半導体領域２６を形成する方法として、図２７に示すように、第１領域ｓａ１及び第２領域ｓａ２に不純物をイオン注入して、サイドウォールスペーサ２５に整合した一対のｐ型半導体領域２６を形成する方法を適用した場合を示したが、図３３に示すように、コントロールゲート電極２２の側壁にサイドウォールスペーサ２５を形成した後、図３４に示すように、メモリゲート電極２８が形成される領域と反対側の領域における半導体領域上、具体的には第１領域ｓａ１側のサイドウォールスペーサ２５と素子分離領域２との間のｎ型半導体領域２４上をマスクＭ４で覆った状態で、基板１の主面側からその主面の活性領域１ａ、具体的にはメモリゲート電極が形成される第２領域ｓａ２に不純物を選択的にイオン注入してｐ型半導体領域２６を形成する方法を適用してもよい。
【０１２０】
このような方法を用いることで、ｓａ１領域の半導体領域（ソース）とコントロールゲートの間にｐ型半導体領域２６が形成されないので、不揮発性記憶素子の書き込み時及び読み出し時に全体のオン抵抗を低減することができる。
また、本実施形態で示したような、ｓａ１領域にはｐ型半導体領域２６を形成しない方法を、前記した（実施形態４の第１変形例）に適用することも可能である。
【０１２１】
（実施形態５）
図３５は、本発明の実施形態５である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図３６乃至図３９は、本発明の実施形態５である半導体装置の製造工程中における模式的断面図である。
【０１２２】
前述の実施形態４の不揮発性記憶素子Ｑｍ４は、図２４に示すように、コントロールゲート電極２２上にメモリゲート電極２８の一部を乗り上げた構造になっているが、本実施形態５の不揮発性記憶素子Ｑｍ５は、図３５に示すように、メモリゲート電極２８をサイドウォール形状に加工した構造になっており、更に、低抵抗化を図るためコントロールゲート電極２２の上面にシリサイド層１７を設けた構造になっている。このような構造にすることにより、不揮発性記憶素子Ｑｍ４の占有面積を小さくすることができ、また、スイッチング速度を速くすることができる。以下、メモリゲート電極がサイドウォール形状で形成された不揮発性記憶素子Ｑｍ４を有する半導体装置の製造について、図３６乃至図３９を用いて説明する。
【０１２３】
まず、図２６に示す絶縁膜２３の形成工程を省略して前述の実施形態４と同様のプロセスを施し、図３６に示すようにｐ型半導体領域２６まで形成した後、図３７に示すように、コントロールゲート電極２２を覆うようにして基板１の主面の活性領域１ａ上に、ＯＮＯ膜からなるゲート絶縁膜２７を形成する。ＯＮＯ膜の形成は、まず、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して酸化シリコン膜２７ａを形成し、その後、酸化シリコン膜２７ａ上を含む基板１の主面上の全面に窒化シリコン膜２７ｂをＣＶＤ法で形成し、その後、スチーム雰囲気中で基板１に熱処理を施して窒化シリコン膜２７ｂの表面に酸化シリコン膜２７ｃを形成することによって行う。なお、酸化シリコン膜２７ａ及び２７ｃは、ＣＶＤ法で形成してもよい。また、窒化シリコン膜２７ｂをその一部に窒素を含有するような絶縁膜で形成することもできる。例えば、酸窒化シリコン膜（ＳｉＯＮ膜）で形成する場合には、例えば、モノシラン（ＳｉＨ４）等のようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成することができる。
【０１２４】
次に、図３７に示すように、基板１の主面の活性領域１ａ上を含む酸化シリコン膜６ｃ上の全面に、多結晶シリコン膜２８ａをＣＶＤ法で形成し、その後、多結晶シリコン膜２８ａに抵抗値を低減する不純物をイオン注入し、その後、多結晶シリコン膜２８ａに注入された不純物を活性化させる熱処理を施す。
【０１２５】
次に、多結晶シリコン膜２８ａをパターンニングして、図３８に示すように、コントロールゲート電極２２上に一部を乗り上げたメモリゲート電極２８を一旦形成し、その後、メモリゲート電極２８をマスクにして、図３８に示すように、酸化シリコン膜２７ｃ及び窒化シリコン膜２７ｂをパターンニングする。この工程において、酸化シリコン膜２７ａのパターンニングは行わず、少なくともコントロールゲート電極２２の上面が酸化シリコン膜２７ａで覆われた状態となるように酸化シリコン膜２７ｃ及び窒化シリコン膜２７ｂをパターンニングする。
【０１２６】
次に、メモリゲート電極２８にＲＩＥ等の異方性エッチングを施して、図３９に示すように、他方の（第２領域ｓａ２側）のサイドウォールスペーサ２５の外側に、サイドウォール形状のメモリゲート電極２８を形成する。このサイドウォール形状のメモリゲート電極２８は、他方のサイドウォールスペーサ２５に整合して形成される。また、サイドウォール形状のメモリゲート電極２８は、サイドウォールスペーサ２５及びＯＮＯ膜によってコントロールゲート電極２２と電気的に分離される。
【０１２７】
この工程において、コントロールゲート電極２２の上面は酸化シリコン膜２７ａで覆われているため、コントロールゲート電極２２の上面のエッチングを抑制することができる。
【０１２８】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図４０に示すように、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５を形成する。第１領域ｓａ１側のｎ型半導体領域１５は、サイドウォールスペーサ２５に整合して形成される。第２領域ｓａ２側のｎ型半導体領域１５は、メモリゲート電極２８に整合して形成される。
【０１２９】
次に、自然酸化膜等を除去して、ｎ型半導体領域１５の表面、コントロールゲート電極２２の表面、及びメモリゲート電極２８の表面を露出させた後、前述の実施形態１と同様の方法でシリサイド層１７を形成することにより、図３５に示す不揮発性記憶素子Ｑｍ５が形成される。シリサイド層１７は、コントロールゲート電極２２の表面、メモリゲート電極２８の表面、及びソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５の表面に形成される。
【０１３０】
なお、コントロールゲート電極２２の表面の一部は、図４０に示すように、窒化シリコン膜２７ｂで覆われているため、コントロールゲート電極２２の表面におけるシリサイド層１７は、この窒化シリコン膜２７ｂで覆われた部分を除いて形成される。このようにコントロールゲート電極２２の表面にシリサイド層１７が形成されているため、コントロールゲート電極２２の表面抵抗を低減することができる。
また、本実施形態で示したような構造を、前記した（実施形態４の第１変形例）及び（実施形態４の第２変形例）に示した製造方法で形成することも可能である。
【０１３１】
（実施形態６）
図４１は、本発明の実施形態６である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図４２乃至図４８は、本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。
【０１３２】
本実施形態６の不揮発性記憶素子Ｑｍ６は、図４１に示すように、層間絶縁膜３２の開口部３３の中にメモリゲート電極３６が埋め込まれた構造になっており、更に、低抵抗化を図るためコントロールゲート電極１７の上面にシリサイド層１７を設けた構造になっている。前述の実施形態５では、コントロールゲート電極２２の表面の一部にシリサイド層１７が設けられているが、本実施形態６では、コントロールゲート電極２２の表面の全域にシリサイド層１７が設けられている。以下、不揮発性記憶素子Ｑｍ６を有する半導体装置の製造について、図４２乃至図４８を用いて説明する。
【０１３３】
まず、図２６に示す絶縁膜２３を省略して前述の実施形態４と同様のプロセスを施し、図４２に示すようにｐ型半導体領域２６まで形成した後、図４３に示すように、第１領域ｓａ１側及び第２領域ｓａ２側のサイドウォールスペーサ２５の側壁に、例えば酸化シリコン膜からなるサイドウォールスペーサ３０を形成する。サイドウォールスペーサ３０は、サイドウォールスペーサ２５と同様の方法で形成される。
【０１３４】
次に、基板１の主面側からその主面の活性領域１ａに不純物を選択的にイオン注入して、図４４に示すように、ソース領域及びドレイン領域として機能する一対のｎ型半導体領域１５を形成する。ｎ型半導体領域１５は、サイドウォールスペーサ３０に整合して形成される。
【０１３５】
次に、自然酸化膜等を除去して、コントロールゲート電極２２の表面、及びｎ型半導体領域１５の表面を露出させた後、前述の実施形態１と同様の方法でシリサイド層１７を形成する。シリサイド層１７は、コントロールゲート電極２２の表面の全域、及びｎ型半導体領域１５の表面に形成される。
【０１３６】
次に、コントロールゲート電極２２上を含む基板１の主面上の全面に、エッチングストッパ膜として例えば窒化シリコン膜からなる絶縁膜３１をＣＶＤ法で形成し、その後、絶縁膜３１上に例えば酸化シリコン膜からなる層間絶縁膜３２をＣＶＤ法で形成し、その後、層間絶縁膜３２の表面を例えばＣＭＰ法で平坦化する。
【０１３７】
次に、層間絶縁膜３２及び絶縁膜３１を順次エッチングして、図４７に示すように、メモリゲート電極が形成される第２領域ｓａ２上に、層間絶縁膜３２の表面から基板１の主面に到達する開口部３３を形成し、その後、開口部３３の中のサイドウォールスペーサ３０及び２５を選択的に除去する。
【０１３８】
次に、開口部３３の中の基板１の主面に、ＯＮＯ（酸化シリコン膜３４ａ／窒化シリコン膜３４ｂ／酸化シリコン膜３４ｃ）膜からなるゲート絶縁膜３４を形成し、その後、開口部３３の中を埋め込むようにして例えばタングステン等の金属からなる導電膜３５を形成し、その後、開口部３３の中に導電膜３５が残るように、層間絶縁膜３２上の導電膜３５をＣＭＰ法で選択的に除去する。これにより、図４１に示すメモリゲート電極（ＭＧ）３６が形成され、不揮発性記憶素子Ｑｍ６が形成される。
【０１３９】
また、この不揮発性記憶素子の周辺には通常の論理回路等に用いられるＭＩＳＦＥＴが形成されているが（図示せず）、そのようなＭＩＳＦＥＴのソース・ドレイン領域に給電するためのタングステンプラグと、本実施形態に示されるメモリゲート電極を同様の工程で形成することも可能である。このような製造工程で形成した場合、製造工程の簡略化が得られる。
【０１４０】
また、メモリゲート電極３６は、導電膜３５をタングステン（Ｗ）等の金属膜によって形成するものに限るものではなく、例えば、ＷＳｉ２のようなポリサイドゲートで形成することもできる。また、Ｗ／ＴｉＮ／多結晶シリコン膜等のポリメタルゲートで形成することもできる。
【０１４１】
このように、本実施形態６の不揮発性記憶素子Ｑｍ６は、コントロールゲート電極２２の表面の全域にシリサイド層１７が設けられた構造になっているため、前述の実施形態５の場合よりもコントロールゲート電極２２の表面抵抗を低減することができるので、スイッチング速度を速くすることができる。
また、メモリゲート電極３６を多結晶シリコン膜よりも低抵抗の金属である導電膜３５で形成することで、メモリゲート電極３６の低抵抗化が図れ、スイッチング速度を速くすることができる。
【０１４２】
（実施形態７）
図４９は、本発明の実施形態７である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図５０は、図４９のＹ−Ｙ’方向のメモリゲート電極下における不純物濃度分布を示す図である。
【０１４３】
前述の実施形態１の不揮発性記憶素子Ｑｍ１は、メモリゲート電極７下の基板表面にｐ型半導体領域５が設けられ、このｐ型半導体領域５下にｎ型半導体領域４が設けられた構造になっているが、本実施形態７の不揮発性記憶素子Ｑｍ７は、図４９に示すように、メモリゲート電極７下の基板表面にｎ型半導体領域４が設けられた構造になっており、ｎ型半導体領域４は、図５０に示すように、ピーク値が１×１０１８［ａｔｏｍｓ／ｃｍ３］未満であり、且つ、基板表面付近の領域の濃度は更に薄くなるような不純物濃度分布になっている。この理由は、（実施形態１）ではメモリゲート電極７の直下にｐ型半導体領域５を設けていたが、この代替として上記のようなｎ型半導体領域４を設けている。本発明者が検討したところ、１×１０１８［ａｔｏｍｓ／ｃｍ３］を越えると不純物散乱の影響による移動度の低下が見受けられた。このような事を考慮し、ｎ型半導体領域４の不純物濃度のピークを１×１０１８［ａｔｏｍｓ／ｃｍ３］未満にすることによって、ｎ型半導体領域４の表面付近の不純物散乱を抑制することができる。
【０１４４】
（実施形態８）
図５２は本発明の実施形態８である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
前述の実施形態４においては、コントロールゲート電極２２の側壁にサイドウォールスペーサ２５を設けているが、本実施形態においては第２領域ｓａ２側のサイドウォールスペーサ２５を削除した構造になっている。
【０１４５】
このような構造の形成方法は、図３４までは前述の実施形態４の変形例２と同様である。図３４に示されるｐ型不純物領域２６を形成後、図５３に示すように同様のマスクＭ４を用いて、コントロールゲート電極２２の側壁に形成されたサイドウォールスペーサ２５の片方（本変形例では第２領域ｓａ２側）をエッチング除去する。その後の工程は前述の実施形態４と同様に、ゲート絶縁膜２７、メモリゲート電極２８、サイドウォールスペーサ２９、ｎ型不純物領域１５、及びシリサイド層１７を形成することで不揮発性記憶素子Ｑｍ８を得る。
【０１４６】
このように形成された不揮発性記憶素子Ｑｍ８は、前述の実施形態４の不揮発性記憶素子Ｑｍ４と比較すると、サイドウォールスペーサ２５を削除した分だけ不揮発性記憶素子の占有面積を低減することができる。
また、ｓａ２側のサイドウォールスペーサ２５を削除した分だけ寄生抵抗を低減し、オン電流を大きくすることができる。
また、このような構造を前述した実施形態４の第１変形例のような製造工程で形成することも可能である。
また、図５４に示すように、前述の実施形態５のようなメモリゲート電極２２をサイドウォールスペーサ構造とした場合においても適用可能である。
【０１４７】
（実施形態９）
図５５は本発明の実施形態９である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
前述の実施形態８においては、ｓａ１側のコントロールゲート電極２２の側壁にサイドウォールスペーサ２５を設けているが、本実施形態９においてはこのｓａ１側のサイドウォールスペーサ２５を削除した構造になっている。
【０１４８】
このような構造の形成方法は、図５３までは前述の実施形態８と同様である。この後、図５６に示すようなマスクＭ９を用いて、コントロールゲート電極２２の第１領域ｓａ１側の側壁に形成されたサイドウォールスペーサ２５をエッチング除去する。図５６に示すように、この後の工程は前述の実施形態８と同様にして、ゲート絶縁膜２７、メモリゲート電極２８、サイドウォールスペーサ２９、ｎ型不純物領域１５、及びシリサイド層１７を形成することで不揮発性記憶素子Ｑｍ９を得る。
【０１４９】
このように形成された不揮発性記憶素子Ｑｍ９は、前述の実施形態８の不揮発性記憶素子Ｑｍ９と比較すると、サイドウォールスペーサ２５を削除した分だけ不揮発性記憶素子の占有面積を低減することができる。
また、ｓａ１側のサイドウォールスペーサ２５を削除した分だけ寄生抵抗を低減し、オン電流を大きくすることができる。
また、このような構造を前述した実施形態４の第１変形例のような製造工程で形成することも可能である。
また、図５７に示すように、前述の実施形態５のようなメモリゲート電極２２をサイドウォールスペーサ構造とした場合においても適用可能である。
【０１５０】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【０１５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、不揮発性記憶素子の書き替え回数に伴うドレイン電流の減少（電流駆動能力の低下）を抑制することができる。
本発明によれば、不揮発性記憶素子のドレイン電流の増加を図ることができる。
本発明によれば、不揮発性記憶素子を有する半導体装置の長期信頼性を確保することができる。
本発明によれば、不揮発性記憶素子を有する半導体装置の高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体装置に搭載されたメモリセルの概略構成を示す図（（ａ）は模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。
【図２】本発明の実施形態１である半導体装置の製造工程中における模式断面図である。
【図３】図２に続く半導体装置の製造工程中における模式的断面図である。
【図４】図３に続く半導体装置の製造工程中における模式的断面図である。
【図５】図４に続く半導体装置の製造工程中における模式的断面図である。
【図６】図５に続く半導体装置の製造工程中における模式的断面図である。
【図７】図６に続く半導体装置の製造工程中における模式的断面図である。
【図８】図７に続く半導体装置の製造工程中における模式的断面図である。
【図９】図８に続く半導体装置の製造工程中における模式的断面図である。
【図１０】図９に続く半導体装置の製造工程中における模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程中における模式的断面図である。
【図１２】本発明の実施形態２である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図１３】本発明の実施形態２である半導体装置の製造工程中における模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程中における模式的断面図である。
【図１５】本発明の実施形態３である半導体装置に搭載された不揮発性記憶素子Ｑｍの概略構成を示す模式的断面図である。
【図１６】本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程中における模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程中における模式的断面図である。
【図１９】図１８に続く半導体装置の製造工程中における模式的断面図である。
【図２０】本発明の実施形態３の変形例である半導体装置の製造工程中における模式的断面図である。
【図２１】図２０に続く半導体装置の製造工程中における模式的断面図である。
【図２２】図２１に続く半導体装置の製造工程中における模式的断面図である。
【図２３】図２２に続く半導体装置の製造工程中における模式的断面図である。
【図２４】本発明の実施形態４である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図２５】本発明の実施形態３である半導体装置の製造工程中における模式的断面図である。
【図２６】図２５に続く半導体装置の製造工程中における模式的断面図である。
【図２７】図２６に続く半導体装置の製造工程中における模式的断面図である。
【図２８】図２７に続く半導体装置の製造工程中における模式的断面図である。
【図２９】図２８に続く半導体装置の製造工程中における模式的断面図である。
【図３０】図２９に続く半導体装置の製造工程中における模式的断面図である。
【図３１】本発明の実施形態４の第１変形例である半導体装置の製造工程中における模式的断面図である。
【図３２】図３１に続く半導体装置の製造工程中における模式的断面図である。
【図３３】本発明の実施形態４の第２変形例である半導体装置の製造工程中における模式的断面図である。
【図３４】図３３に続く半導体装置の製造工程中における模式的断面図である。
【図３５】本発明の実施形態５である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図３６】本発明の実施形態５である半導体装置の製造工程中における模式的断面図である。
【図３７】図３６に続く半導体装置の製造工程中における模式的断面図である。
【図３８】本発明の実施形態５である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図３９】本発明の実施形態５である半導体装置の製造工程中における模式的断面図である。
【図４０】図３９に続く半導体装置の製造工程中における模式的断面図である。
【図４１】本発明の実施形態６である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図４２】本発明の実施形態６である半導体装置の製造工程中における模式的断面図である。
【図４３】図４２に続く半導体装置の製造工程中における模式的断面図である。
【図４４】図４３に続く半導体装置の製造工程中における模式的断面図である。
【図４５】図４４に続く半導体装置の製造工程中における模式的断面図である。
【図４６】図４５に続く半導体装置の製造工程中における模式的断面図である。
【図４７】図４６に続く半導体装置の製造工程中における模式的断面図である。
【図４８】図４７に続く半導体装置の製造工程中における模式的断面図である。
【図４９】本発明の実施形態７である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図５０】図４９のメモリゲート電極下における不純物濃度分布を示す図である。
【図５１】図１のメモリゲート電極下における不純物濃度分布を示す図である。
【図５２】本発明の実施形態８である半導体装置に搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。
【図５３】実施形態８の半導体装置の製造工程中における模式的断面図である。
【図５４】実施形態８の変形例を示す模式的断面図である。
【図５５】本発明の実施形態９である半導体装置に搭載された不揮発性記憶素子Ｑの概略構成を示す模式的断面図である。
【図５６】実施形態９の半導体装置の製造工程中における模式的断面図である。
【図５７】実施形態９の変形例を示す模式的断面図である。
【符号の説明】
１…半導体基板、１ａ…活性領域（素子形成領域）、２…素子分離領域、３…ｐ型ウエル領域、４…ｎ型半導体領域、５…ｐ型半導体領域、６…ゲート絶縁膜（ＯＮＯ膜）、６ａ，６ｃ…酸化シリコン膜、６ｂ…窒化シリコン膜、７…ゲート電極（ＭＧ電極）、８…絶縁膜、９…サイドウォールスペーサ、１０…ｐ型半導体領域、１１…ゲート絶縁膜、１２…多結晶シリコン膜、１３…ゲート電極（ＣＧ電極）、１４…サイドウォールスペーサ、１５…ｎ型半導体領域、１６…コバルト膜、１７…シリサイド層、１８…ｎ型半導体領域、
２０…ｐ型半導体領域、２１…ゲート絶縁膜、２２…ゲート電極（ＣＧ電極）、２３…絶縁膜、２４…ｎ型半導体領域、２５…サイドウォールスペーサ、２６…ｐ型半導体領域、２７…ゲート絶縁膜（ＯＮＯ膜）、２７ａ…酸化シリコン膜、２７ｂ…窒化シリコン膜、２７ｃ…酸化シリコン膜、２８…ゲート電極（ＭＧ）、２８ａ…多結晶シリコン膜、２９…サイドウォールスペーサ、
３０…サイドウォールスペーサ、３１…エッチングストッパ膜、３２…層間絶縁膜、３３…開口部、３４…ゲート絶縁膜、３４ａ…酸化シリコン膜、３４ｂ…窒化シリコン膜、３４ｃ…酸化シリコン膜、３３…導電膜、３６…ゲート電極（ＭＧ）。
Ｑｍ１〜７…不揮発性記憶素子、Ｍ１，Ｍ２，Ｍ３，Ｍ４…マスク。
Claims (25)
- 不揮発性記憶素子を有する半導体装置において、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記半導体基板の主面上に第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長方向に沿う状態で前記第１ゲート電極の隣に設けられた第２ゲート電極と、
前記第１及び第２ゲート電極の配列方向において前記第１ゲート電極側及び第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、
前記半導体基板の主面の前記第１ゲート電極下の領域に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域と前記第１ゲート絶縁膜との間に設けられた第２導電型の第３半導体領域とを有することを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記不揮発性記憶素子は、前記第１ゲート絶縁膜に電荷が蓄積されることで前記ソース領域・ドレイン領域間を流れる電流の閾値電圧を制御してメモリ動作する構造になっていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記不揮発性記憶素子は、読み出し時、前記第２半導体領域を通って、前記ソース領域・ドレイン領域間に電流が流れる構造になっていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記第１ゲート絶縁膜は窒素を含有する膜で形成されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記第１ゲート絶縁膜は、酸化膜と窒化膜の積層膜で形成されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２ゲート電極側の前記第１半導体領域、並びに前記第２及び第３半導体領域と接して設けられた第２導電型の第４半導体領域を有し、
前記第２及び第３半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接していることを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
前記第２ゲート電極は、前記第１ゲート電極を乗り上げるようにして形成され、かつ前記第１ゲート電極の側壁に設けられたサイドウォールスペーサ、及び前記第１ゲート電極上に設けられた絶縁膜によって前記第１ゲート電極と電気的に分離されていることを特徴とする半導体装置。 - 請求項６に記載の半導体装置において、
前記第２ゲート電極は、前記第１ゲート電極の側壁に設けられたサイドウォールスペーサの外側に、前記サイドウォールスペーサに整合して形成されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２ゲート電極側の前記第１半導体領域と接して設けられた第２導電型の第４半導体領域と、
前記第２及び第３半導体領域と、前記第４半導体領域との間に、前記第２乃至第４半導体領域と接して設けられた第１導電型の第５半導体領域とを有し、
前記第２及び第３の半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接していることを特徴とする半導体装置。 - 請求項９に記載の半導体装置において、
前記第２ゲート電極は、前記第１ゲート電極を乗り上げるようにして形成され、前記サイドウォールスペーサ、及び前記第１ゲート電極上に設けられた絶縁膜によって前記第１ゲート電極と電気的に分離されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記不揮発性記憶素子は、更に、前記半導体基板の主面の前記第２ゲート電極下の領域に、前記第２半導体領域と接して設けられた第２導電型の第４半導体領域を有し、
前記第３半導体領域は、前記第４半導体領域から離間して形成され、
前記第２半導体領域は、前記第４半導体領域と前記第３半導体領域との間にも形成されていることを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
前記不揮発性記憶素子は、更に、前記第２ゲート電極側の前記第１半導体領域と前記第４半導体領域との間に、前記第１及び第４半導体領域と接して設けられた第１導電型の第５半導体領域を有し、
前記第２及び第３半導体領域は、前記第１ゲート電極側の前記第１半導体領域と接していることを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
前記第１ゲート電極は、前記第２ゲート電極を乗り上げるようにして形成され、前記第２ゲート電極の側壁に設けられたサイドウォールスペーサ、及び前記第２ゲート電極上に設けられた絶縁膜によって前記第２ゲート電極と電気的に分離されていることを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
前記第１ゲート電極は、前記第２ゲート電極の側壁に設けられたサイドウォールスペーサの外側に、前記サイドウォールスペーサに整合して形成されていることを特徴とする半導体装置。 - 請求項１１に記載の半導体装置において、
更に、前記不揮発性記憶素子を覆うようにして設けられた層間絶縁膜と、
前記層間絶縁膜に設けられた開口とを有し、
前記第１ゲート電極は、前記開口の中に埋め込まれていることを特徴とする半導体装置。 - 不揮発性記憶素子を有する半導体装置であって、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記半導体基板の主面上に第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長方向に沿う状態で前記第１ゲート電極の隣に設けられた第２ゲート電極と、
前記第１及び第２ゲート電極の配列方向において前記第１ゲート電極側及び第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、
前記半導体基板の主面の前記第１ゲート電極下の領域に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域と前記第１ゲート絶縁膜との間に設けられた第２導電型の第３半導体領域とを有し、
前記第１ゲート電極は、前記第１ゲート絶縁膜を介して前記第２ゲート電極に隣接して形成され、且つ、前記第２ゲート電極及び前記第１ゲート絶縁膜に整合して形成されていることを特徴とする半導体装置。 - 不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面に素子分離領域によって区画された活性領域を形成する工程と、
前記半導体基板の主面の活性領域に不純物を導入して、第１導電型の第１半導体領域、前記第１半導体領域よりも浅い位置に第２導電型の第２半導体領域を形成する工程と、
前記活性領域上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、
前記活性領域の前記第１ゲート電極と隣り合う領域上に第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、
前記活性領域に不純物を導入して第１導電型のソース領域及びドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項１７に記載の半導体装置の製造方法において、
更に、前記第１ゲート電極形成工程の後であって、前記第２ゲート電極形成工程の前に、前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記第１ゲート電極を境にして前記第２ゲート電極が形成される領域と反対側の前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記サイドウォールスペーサに整合した第２導電型の第３半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項１７に記載の半導体領域の製造方法において、
前記第２ゲート電極形成工程は、導電膜をパターンニングして第１電極パターンを形成する工程と、前記第１電極パターンに異方性エッチングを施して前記サイドウォールスペーサの外側に前記サイドウォールスペーサに整合した第２電極パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項１７に記載の半導体装置の製造方法において、
更に、前記第１ゲート電極形成工程の後であって、前記第２ゲート電極形成工程の前に、前記第１ゲート電極を境にして前記第２ゲート電極が形成される領域と反対側における前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記第１ゲート電極に整合した第１導電型の第３半導体領域を形成する工程と、
前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記第１ゲート電極を境して前記第２ゲート電極が形成される領域と反対側における前記第２半導体領域上をマスクした状態で、前記活性領域に不純物を選択的に導入して、前記サイドウォールスペーサに整合した第２導電型の第４半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 不揮発性記憶素子を有する半導体装置の製造方法であって、
半導体基板の主面に素子分離領域によって区画された活性領域を形成する工程と、
前記半導体基板の主面の活性領域に不純物を導入して、第１導電型の第１半導体領域を形成する工程と、
前記活性領域上に、第１ゲート絶縁膜を介在して第１ゲート電極を形成する工程と、
前記活性領域に不純物を導入して、前記第１ゲート電極に整合した第２導電型の第２半導体領域を形成する工程と、
前記第１ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記活性領域に不純物を導入して、前記サイドウォールスペーサに整合し、かつ前記第２半導体領域よりも浅い第１導電型の第３半導体領域を形成する工程と、
前記活性領域の前記第１ゲート電極と隣り合う領域上に、電荷蓄積部として機能する第２ゲート絶縁膜を介在して第２ゲート電極を形成する工程と、
前記活性領域に不純物を導入して、第２導電型のソース領域及びドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項２１に記載の半導体領域の製造方法において、
前記第２ゲート電極形成工程は、導電膜をパターンニングして第１電極パターンを形成する工程と、前記第１電極パターンに異方性エッチングを施して前記サイドウォールスペーサの外側に前記サイドウォールスペーサに整合した第２電極パターンを形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項２１に記載の半導体領域の製造方法において、
前記第２ゲート電極を形成する工程の前に、前記第１ゲート電極と前記第２ゲート電極間に形成された前記サイドウォールスペーサを除去する工程を有することを特徴とする半導体装置の製造方法。 - 不揮発性記憶素子を有する半導体装置であって、
前記不揮発性記憶素子は、半導体基板の主面上に、電荷蓄積部として機能する第１ゲート絶縁膜を介在して設けられた第１ゲート電極と、
前記半導体基板の主面の前記第１ゲート電極と隣り合う領域上に、第２ゲート絶縁膜を介在して設けられ、かつゲート長が前記第１ゲート電極のゲート長と同一方向の第２ゲート電極と、
前記第１及び第２領域の配列方向において前記第１ゲート電極側及び前記第２ゲート電極側に夫々設けられ、かつソース領域及びドレイン領域として機能する第１導電型の第１半導体領域と、
前記第１ゲート電極下に設けられ、かつ不純物濃度分布のピーク値が１×１０１８［ａｔｏｍｓ／ｃｍ３］未満の第１導電型の第２半導体領域とを有することを特徴とする半導体装置。 - 請求項２３に記載の半導体領域の製造方法において、
前記第２半導体領域は、半導体基板表面に近い第１領域と、
前記第１領域よりも深い位置に形成され、且つ、高い不純物濃度を有する第２領域とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2003057006A JP2004266203A (ja) | 2003-03-04 | 2003-03-04 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
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| JP2004266203A true JP2004266203A (ja) | 2004-09-24 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003057006A Pending JP2004266203A (ja) | 2003-03-04 | 2003-03-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP2004266203A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7745288B2 (en) | 2006-04-04 | 2010-06-29 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
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2003
- 2003-03-04 JP JP2003057006A patent/JP2004266203A/ja active Pending
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