KR100417368B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
불휘발성 메모리 셀의 특성을 변동시키지 않고, 불휘발성 메모리 셀과 고내압 MOS 트랜지스터를 동일한 반도체 칩 상에 형성한다. 스프릿형의 불휘발성 메모리 셀의 부유 게이트(14) 상에 형성되는 산화막(12)의 형성 공정, 및 부유 게이트(14)와 산화막 상에 형성되는 터널 절연막(16)의 형성 공정을 이용하여, MOS 트랜지스터의 게이트 절연막을 동시에 형성하였다. MOS 트랜지스터의 게이트 절연막(13)은 산화막(12)과 터널 절연막(16)이 적층된 막에 의해서 형성된다. 이에 따라, 제조 공정 전체의 열 처리량에 전혀 변화가 없고, 최적의 불휘발성 메모리의 특성 변동을 동반하지 않는다.
Description
본 발명은 절연된 부유 게이트와 제어 게이트를 갖는 불휘발성 메모리 셀 트랜지스터와, 단일 절연 게이트를 갖는 MOS 트랜지스터를 동일한 반도체 기판 상에 구비하는 반도체 장치의 제조 방법에 관한 것으로, 특히, 불휘발성 메모리 셀 트랜지스터의 특성을 변화시키지 않고, 고내압 MOS 트랜지스터를 동일한 반도체 기판 상에 집적화하는 것을 가능하게 한 반도체 장치의 제조 방법에 관한 것이다.
LSI 메모리에 있어서, 마스크 ROM, PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrical Erasable and Programmable ROM) 등의 불휘발성 반도체 메모리가 공지되어 있다.
특히, EPROM 또는 EEPROM에서는 부유 게이트(Floating Gate)에 전하를 축적하고, 전하의 유무에 의한 임계치 전압의 변화를 제어 게이트에 의해 검출함으로써, 데이터의 기억을 행한다. 또한, EEPROM에는 메모리칩 전체에서 데이터의 소거를 행하거나 또는 불휘발성 반도체 메모리 셀 어레이를 임의의 블록으로 나눠 그 각 블록 단위로 데이터의 소거를 행하는 플래시 EEPROM(플래시 메모리로도 칭함)이 있다.
플래시 EEPROM을 구성하는 불휘발성 반도체 메모리 셀은 스프릿 게이트형과 스택 게이트형으로 크게 분류된다. 스프릿 게이트형의 플래시 EEPROM은 WO92/18980(G11C13/00)에 개시되어 있다. 도 7에 동일 공보(WO92/18980)에 기재되어 있는 스프릿 게이트형 불휘발성 반도체 메모리 셀(101)의 단면 구조를 나타낸다.
예를 들면, P형 단결정 실리콘 기판(102) 상에 N형의 소스(S) 및 드레인(D)이 형성되어 있다. 소스(S)와 드레인(D) 사이에 끼워진 채널(CH) 상에 제1 절연막(103)을 통해 부유 게이트(FG)가 형성되어 있다. 부유 게이트(FG) 상에 제2 절연막(104)을 통해 제어 게이트(CG)가 형성되어 있다.
제어 게이트(CG)의 일부는 제1 절연막(103)을 통해 채널(CH) 상에 배치되어 선택 게이트(105)를 구성하고 있다. 제2 절연막(104)(즉, 터널 절연막)에 둘러싸인 부유 게이트(FG)에 열전자(hot electron)를 주입함으로써 데이터의 기억을 행한다.
한편, 제어 게이트(CG)에 소정의 전압을 가함으로써, 부유 게이트(FG)로부터 제2 절연막(104)을 통해서 터널 전류(tunnel current)를 흘림으로써, 부유 게이트 FG에 저장된 데이터를 소거한다.
그런데, 최근에는 상술한 플래시 EEPROM을 논리 IC 또는 마이크로 컴퓨터 등에 탑재한 시스템이 급속하게 개발되고 있다. 이와 같은 시스템 LSI, 예를 들면 5V 전원으로 동작하는 마이크로 컴퓨터에 있어서, 그 입출력 회로에 10V 정도의 외부 신호가 입력되는 경우가 있다. 그 때문에, 고내압 MOS 트랜지스터를 새롭게 추가할 필요가 있었다.
이러한 고내압 MOS 트랜지스터는 동일한 칩 상에 형성되는 종래 유형의 MOS 트랜지스터에 비해 높은 게이트 내압을 갖는 트랜지스터이다.
또한, 플래시 EEPROM을 탑재한 마이크로 컴퓨터에 또한 다른 기능을 갖는 고전원 전압으로 동작하는 회로를 내장화하는 것이 검토되고 있다. 예를 들면, 휴대 전화용의 시스템에서는 리튬 전지의 제어 회로를 단일 칩의 마이크로 컴퓨터 상에 탑재하는 경우가 있다. 이러한 제어 회로에서는 30V 정도의 높은 전압이 그 제어 회로를 구성하는 MOS 트랜지스터에 인가되기 때문에, 내압(게이트 내압 및 소스-드레인간 내압)을 향상시킨 고내압 MOS 트랜지스터를 동일 칩 상에 집적화할 필요가 있다.
고내압 MOS 트랜지스터(예를 들면, 30V 내압)에서는 게이트 전극(Gate Electrode)에 30V의 높은 전압이 인가되기 때문에, 마이크로 컴퓨터의 논리 회로부분을 구성하는 종래 유형의 MOS 트랜지스터(예를 들면, 5V 내압)에 비교하여 두꺼운 게이트 절연막이 필요하다.
하지만, 고내압 MOS 트랜지스터 전용의 게이트 산화 공정을 추가하면, 공정의 열 처리량이 증가하고, 불휘발성 메모리 셀의 특성, 예를 들면, 임계치 전압(Threshold Voltage) 또는 메모리 셀 전류치가 변동하는 문제가 있었다.
그러므로, 본 발명의 목적은 불휘발성 메모리 셀의 특성을 변동시키지 않고, 불휘발성 메모리 셀과 고내압 MOS 트랜지스터를 동일한 반도체 칩 상에 형성하는제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 제조 공정 수를 증가시키지 않고, 불휘발성 메모리 셀과 고내압 MOS 트랜지스터를 동일한 반도체 칩 상에 형성하는 제조 방법을 제공하는데 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도.
도 12는 스프릿 게이트형 불휘발성 반도체 메모리 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : P형 실리콘 기판
2 : n-형 소스층
3 : n-형 드레인층
4 : 채널 영역
5, 6 : 로코스막
7, 13 : 게이트 절연막
8 : 폴리실리콘층
9, 11 : 포토레지스트층
9A : 개구부
10 : 실리콘 질화막
14 : 부유 게이트
16 : 터널 절연막
17 : 제어 게이트
18 : 게이트 전극
본 발명은 기본적으로는 불휘발성 메모리의 제조 공정에 본질적으로 포함된 산화 공정(CVD 공정을 포함함)을 이용하여 고내압 MOS 트랜지스터의 게이트 절연막을 형성하는 것을 도모한 것이다.
고내압 MOS 트랜지스터의 게이트 절연막은 요구되는 내압에 따라서 두껍게 형성할 필요가 있다. 그래서, 본 발명은 스프릿형의 불휘발성 메모리 셀의 부유 게이트 상에 형성되는 산화막의 형성 공정, 및 부유 게이트와 산화막 상에 형성되는 터널 절연막의 형성 공정을 이용하여 MOS 트랜지스터의 게이트 절연막을 동시에 형성하였다.
이에 따라, MOS 트랜지스터의 게이트 절연막은 상기 산화막과 터널 절연막이 적층된 막에 의해서 형성된다. 본 발명자의 검토에 따르면, 이것은 30V 정도의 내압을 실현하는데 충분하다. 또한, 이러한 MOS 트랜지스터의 게이트 절연막을 형성하기 위한 산화 공정은 본질적으로 불휘발성 메모리 셀의 제조 공정에 포함되어 있기 때문에, 제조 공정 전체의 열 처리량에 전혀 변화가 없고, 최적화된 불휘발성 메모리의 특성 변동을 동반하지 않는다.
또한, 상기 터널 절연막은 필요에 따라서 선택적으로 제거함으로써, MOS 트랜지스터의 게이트 절연막은 상기 산화막에 의해서만 형성할 수 있다. 이에 따라, MOS 트랜지스터의 게이트 절연막은 터널 절연막 만큼 얇게 형성되게 된다. 즉, MOS 트랜지스터의 게이트 절연막의 막 두께는 필요한 내압 특성에 따라 제조 공정 상 2개의 선택지가 준비된다.
<실시예>
이제, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다. 도 1 내지 도 6은 각 공정에 있어서의 반도체 장치의 단면도이다.
도 1에 있어서, 좌측에 고내압 MOS 트랜지스터 형성 영역 및 우측에 메모리 셀 형성 영역이 각각 도시되어 있다(이하, 도 2 내지 도 6에서 동일하게 형성되어 있음).
p형 실리콘 기판(1)의 표면에 n-형 소스층(2) 및 n-형 드레인층(3)이 이격되어 형성된다. 이러한 n-형 소스층(2)과 n-형 드레인층(3) 간의 p형 실리콘 기판(1)의 표면이 채널 영역(4)이 된다.
n-형 소스층(2) 및 n-형 드레인층(3)은 특별히 한정되지 않지만, 인을 도우즈량 1 ×1013/㎠의 조건으로 p형 실리콘 기판(1)에 이온 주입하고, 이어서 온도 1000℃에서 약 3시간 열 확산함으로써, 약 3㎛의 깊이로 형성된다.
이후, 필드 열산화막(Field Oxide film : 5, 6)은 선택 산화법(SelectiveOxidation Method)에 의해서 형성된다. 이것은 소위 로코스(LOCOS)로 불리고 있는 것이다. 이들 필드 열산화막(5, 6)은 400㎚ 정도의 막 두께를 갖고 있다. 필드 열산화막(5)은 n-형 소스층(2) 및 n-형 드레인층(3)의 영역 내에 포함되고, 게이트-소스간 및 게이트-드레인간 내압을 향상시키기 위한 로코스이다. 필드 열산화막(6)은 소자 분리용(Element Isolation)의 로코스이다.
이후, 메모리 셀 영역을 포함하는 전면에 8㎚ 정도의 얇은 게이트 절연막(7)을 열산화에 의해 형성한다. 또한, LPCVD법에 의해 전면에 약 200㎚의 인이 도핑된 폴리실리콘층(8)을 형성한다. 여기서, 폴리실리콘층(8) 대신에 비정질 실리콘층을 이용하여도 좋다.
또한, 포토리소그래피 기술에 의해, 고내압 MOS 트랜지스터의 게이트 절연막 형성 영역에 개구부(9A)를 갖는 포토레지스트층(9)을 형성하고, 이러한 포토레지스트층(9)을 마스크로 하여 게이트 절연막 형성 영역 상의 폴리실리콘층(8)을 에칭하여 제거한다.
이후, 도 2에 도시한 바와 같이, 포토레지스트층(9)을 제거한 후, LPCVD법에 의해 전면에 약 20㎚의 실리콘 질화막(Silicon Nitride, Si3N4: 10)을 퇴적한다. 이때, 에칭된 폴리실리콘층(8)의 측면(8A)은 실리콘 질화막(10)에 의해서 피복된다. 실리콘 질화막(10)은 후술하는 열산화 공정에 있어서 내산화막으로서 기능을 한다.
이후, 도 3에 도시한 바와 같이, 포토리소그래피 기술에 의해 게이트 절연막형성 영역에 개구부를 갖는 포토레지스트층(11)을 형성하고, 이러한 포토레지스트층(11)을 마스크로 하여 실리콘 질화막(10)을 에칭하여 제거한다. 이때, 폴리실리콘층(8)의 측면(8A)은 실리콘 질화막(10)에 의해서 피복된 형태를 유지하도록, 포토레지스트층(11)의 개구부의 단(端)의 위치를 조정한다.
이후, 도 4에 도시한 바와 같이, 포토레지스트층(11)을 제거한 후에, 열산화에 의해 부유 게이트 형성 영역 상에 로코스 형상의 산화막(SiO2)(12)을 형성한다. 이러한 산화막(13)은, 후술하는 바와 같이, 제어 게이트(17)와 부유 게이트(14)의 용량 결합을 약하게 하기 때문에 얇게 형성된다.
또한, 이러한 산화막(12)은 약 150㎚의 막 두께가 되도록 산화 조건(온도, 시간)이 조정된다. 즉, 산화막(12)은 실리콘 질화막(10)을 내산화성 마스크로 하여 이용한 선택 산화에 의해 형성된다. 또한, 이러한 열산화 공정에 의해 동시에, 고내압 MOS 트랜지스터 형성 영역에 약 150㎚의 막 두께의 두꺼운 게이트 절연막(13)이 형성된다.
이때, 폴리실리콘층(8)의 측면(8A)을 실리콘 질화막(10)으로 피복하고 있기 때문에, 이러한 측면(8A)이 산화되는 것이 방지된다. 만약, 폴리실리콘층(8)의 측면(8A)이 산화되고 추후 공정에서 폴리실리콘층(8)을 제거하면, 산화막편(片)이 잔류한다. 또한, 이러한 산화막편이 박리되면 먼지가 발생한다. 본 공정에서는 폴리실리콘층(8)의 측면(8A)은 실리콘 질화막(10)에 의해서 피복되어 있기 때문에, 측면(8A)이 산화되는 것이 방지된다.
이후, 실리콘 질화막(10)을 제거한 후에, 도 5에 도시한 바와 같이 로코스 형상의 산화막(12)을 마스크로 하여 폴리실리콘층(8)을 에칭하면, 로코스 형상의 산화막(12) 아래에 부유 게이트(14)가 형성된다. 폴리실리콘층(8)의 에칭 방법으로서는, 예를 들면, 완전 이방성 에칭법(Anisotropic Etching)을 이용하는 것이 높은 에칭 정밀도를 얻기 때문에 바람직하다. 이러한 경우에, 에칭 가스로서, 예를 들면, HBr 및 Cl2의 혼합 가스가 이용된다.
그 결과, 부유 게이트(14)의 각부(14A)가 샤프한 형상으로 가공되기 때문에, 후에 설명하는 바와 같이, 부유 게이트(14)로부터 제어 게이트로의 터널 전류가 흐르기 쉬워진다.
이후, 도 6에 도시한 바와 같이, 비소의 이온 주입 및 열 확산에 의해 부유 게이트(14)의 일단에 자기-정렬된(self-aligned) n+형 소스 확산층(15)을 형성한다. 또한, 불휘발성 메모리 셀의 부유 게이트(14) 및 산화막(12)을 피복하도록 약 20㎚의 터널 절연막(16)을 형성한다. 여기서, 터널 절연막(16)은 열산화 및 CVD법에 의해 형성한다.
이것에 의해, 부유 게이트(14)의 상면 및 측면은 터널 절연막(16)에 의해서 피복된다. 이러한 터널 절연막(16)은 전면에 형성된다. 따라서, 고내압 MOS 트랜지스터의 두꺼운 게이트 절연막(13) 상에 터널 절연막(16)이 중첩되어 형성되기 때문에, 그 만큼 고내압 MOS 트랜지스터의 게이트 절연막의 실효적인 막 두께를 두껍게 할 수 있다.
또한, 두꺼운 게이트 절연막(13) 상에 형성된 터널 절연막(16)을 선택적으로 에칭하는 공정을 설정함으로써, 고내압 MOS 트랜지스터의 게이트 절연막의 막 두께는 두꺼운 게이트 절연막(13)의 막 두께와 동일해진다.
여기서, 종래 유형의 MOS 트랜지스터에 대해서도 동일한 실리콘 기판(1) 상에 형성된다. 이러한 종래 유형의 MOS 트랜지스터의 게이트 절연막으로서는 상기 얇은 게이트 절연막(7)이 이용된다. 이 때문에, 얇은 게이트 절연막(7) 상에 중첩되어 형성되는 터널 절연막(16)을 선택적으로 에칭하여 제거한다. 이러한 에칭 공정은 상기 두꺼운 게이트 절연막(13) 상에 형성된 터널 절연막(16)을 선택적으로 에칭하는 공정과 동시에 행할 수 있다.
이후, 실리콘 기판(1)의 표면을 통상의 방법으로 세정 처리한다. 또한, LPCVD법에 의해 전면에 200㎚ 정도의 인 도핑된 폴리실리콘층을 형성한다.
또한, 포토리소그래피 기술에 의해 폴리실리콘층을 선택적으로 에칭하여, 불휘발성 메모리 셀의 제어 게이트(17) 및 고내압 MOS 트랜지스터의 게이트(18)를 형성한다. 불휘발성 메모리 셀의 제어 게이트(17)는 부유 게이트(14) 상으로부터 p형 실리콘 기판(1) 상으로 연장된 영역에 형성된다.
이후, 비소의 이온 주입에 의해, 불휘발성 메모리 셀의 n+형 드레인 영역(19), 고내압 MOS 트랜지스터의 n+형 소스 확산층(20) 및 n+형 드레인 확산층(21)을 형성한다.
이상의 제조 공정에 의해, 불휘발성 메모리 셀과 고내압 MOS 트랜지스터를동일한 실리콘 기판(1) 상에 형성할 수 있다. 이하에서, 이러한 불휘발성 메모리 셀의 동작을 간단하게 설명한다.
불휘발성 메모리 셀에 데이터를 기록할 때는, 예를 들면, 제어 게이트(17)는 접지되고, n+형 소스 확산층(15)에는 상대적으로 고전압이 인가된다. n+형 소스 확산층(15)과 부유 게이트(14)는 강하게 용량 결합하고 있기 때문에, n+드레인 확산층(19)으로부터 흘러나온 채널 열전자는 부유 게이트(14)에 주입된다.
데이터 소거시는 n+형 소스 확산층(15) 및 n+드레인 확산층(19)을 접지함과 함께, 제어 게이트(17)에 고전압이 인가된다. 이것에 의해, 부유 게이트(14)의 전자는 터널 절연막(16)을 관통하는 터널 전류가 되어 제어 게이트(17)에 유입된다. 이때, 부유 게이트(14)의 각부(14A)가 샤프한 형상으로 가공되어 있기 때문에, 터널 전류가 흐르기 쉬워 소거 효율을 향상시키고 있다.
여기서, 산화막(12)의 역할은 제어 게이트(17)와 부유 게이트(14)의 용량 결합을 약하게 하는 것이다. 이에 따라, 부유 게이트(14)와 n+형 소스 확산층(15)과의 용량 결합은 상대적으로 강화된다. 이에 따라, 데이터 기록시 n+형 소스 확산층(15)에 고전압이 인가되면, 부유 게이트(14)의 전위는 용량 결합에 의해서 높아진다. 이에 따라, 부유 게이트(14)로의 열전자 주입의 효율이 향상된다.
한편, 데이터 소거시는 제어 게이트(14)에 고전압이 인가되면, 부유게이트(14)의 전위는 n+형 소스 확산층(15)의 전위에 근접한다. 이에 따라, 제어 게이트(17)와 부유 게이트(14)간에는 고전계가 발생한다. 따라서, 부유 게이트(14)로부터 제어 게이트(17)로 큰 터널 전류가 흐르기 때문에, 데이터의 소거 효율이 향상된다.
이와 같이 불휘발성 메모리 셀은 부유 게이트(14)의 전자의 축적 상태에 따른 채널 전도율의 변화에 의해서 "1" 또는 "0"의 두 값의 데이터(또는, 여러 값의 데이터)를 기억하고, 또한 이들 데이터는 소거될 수 있다.
한편, 고내압 MOS 트랜지스터에서는 게이트 절연막(13)이 150㎚ 정도로 두껍게 형성되어 있다. 또한, n+형 소스 확산층(20) 또는 n+형 드레인 확산층(21)과 게이트전극(18)간에 두꺼운 로코스막(5)이 개재되어 있고, 또한, n+형 소스 확산층(20) 및 n+형 드레인 확산층(21)은 저농도의 n-형 소스층(2) 및 n-형 드레인층(3) 내에 각각 형성되어 있기 때문에, 소스, 드레인 및 게이트의 모든 단자에 30V 정도의 고전압이 인가되어도 견딜 수 있다.
또한, 게이트 절연막(13)은 산화막(12)을 형성하기 위한 열산화 공정을 이용하여 형성하고 있기 때문에, 불휘발성 메모리 셀 형성을 위해 최적화된 열 처리량에 변화가 없다. 이 때문에, 불휘발성 메모리 셀의 특성이 변동되는 것이 방지된다.
또한, 상기 열산화 공정시, 폴리실리콘층(8)의 측면(8A)을 실리콘질화막(10)에 의해서 피복하고 있기 때문에, 이러한 측면(8A)이 산화되는 것이 방지되므로 측면(8A)의 산화된 막이 로코스막(5) 상에 남아 먼지 발생 원인이 되거나 또는 상층에 형성된 층간 절연막의 평탄성을 저해하는 것이 방지된다.
이후, 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다. 도 7 내지 도 11은 각 공정에 있어서의 반도체 장치의 단면도이다.
도 7에 있어서, 좌측에 고내압 MOS 트랜지스터 형성 영역 및 우측에 메모리 셀 형성 영역이 각각 도시되어 있다(이하, 도 7 내지 도 11에서 동일하게 형성되어 있음).
p형 실리콘 기판(1)의 표면에 n-형 소스층(2) 및 n-형 드레인층(3)이 이격되어 형성된다. 이러한 n-형 소스층(2)과 n-형 드레인층(3)간의 p형 실리콘 기판(1)의 표면이 채널 영역(4)이 된다.
n-형 소스층(2) 및 n-형 드레인층(3)은, 예를 들면, 인을 도우즈량 1 ×1013/㎠의 조건으로 p형 실리콘 기판(1)에 이온 주입하고, 이어서 온도 1000℃에서 약 3시간 열 확산함으로써, 약 3㎛의 깊이로 형성된다.
이후, 필드 열산화막(Field Oxide film : 5, 6)은 선택 산화법(Selective Oxidation Method)에 의해서 형성된다. 이것은 소위 로코스(LOCOS)로 불리고 있는 것이다. 이들 필드 열산화막(5, 6)은 400㎚ 정도의 막 두께를 갖고 있다. 필드열산화막(5)은 n-형 소스층(2) 및 n-형 드레인층(3)의 영역 내에 포함되고, 게이트-소스간 및 게이트-드레인간 내압을 향상시키기 위한 로코스이다. 필드 열산화막(6)은 소자 분리용(Element Isolation)의 로코스이다.
이후, 메모리 셀 영역을 포함하는 전면에 8㎚ 정도의 게이트 절연막(7)을 열산화에 의해 형성한다. 또한, LPCVD법에 의해 전면에 약 200㎚의 인 도핑된 폴리실리콘층(8)을 형성한다. 여기까지는 제1 실시예와 아주 동일하다.
본 실시예에서는, 폴리실리콘층(8) 상에 약 20㎚의 실리콘 질화막(SN)을 LPCVD법으로 형성한다. 또한, 포토리소그래피 기술로, 불휘발성 메모리 셀의 부유 게이트 형성 영역을 노출시킨 포토레지스트층(PR1)을 형성하고, 에칭으로 이러한 영역 상의 실리콘 질화막(SN)을 제거한다.
이후, 도 8에 도시한 바와 같이, 포토레지스트층(PR1)을 제거한 후, 고내압 MOS 트랜지스터 형성 영역에 개구부(PRH)를 갖는 포토레지스트층(PR2)을 형성하고, 고내압 MOS 트랜지스터 형성 영역의 폴리실리콘층(8) 및 실리콘 질화막(SN)을 제거한다.
이후, 도 9에 도시한 바와 같이, 포토레지스트층(PR2)을 제거한 후에, 열산화에 의해 부유 게이트 형성 영역 상에 로코스 형상의 약 150㎚의 막 두께의 산화막(12)을 형성한다. 즉, 산화막(12)은 실리콘 질화막(10)을 내산화성 마스크로 하여 이용한 소위 선택 산화에 의해 형성된다. 또한, 이러한 열산화 공정에 의해 동시에, 고내압 MOS 트랜지스터 형성 영역에 약 150㎚의 막 두께의 두꺼운 게이트 절연막(13)이 형성된다.
또한, 이러한 열산화에 의해 동시에, 고내압 MOS 트랜지스터 형성 영역에 약 150㎚의 막 두께의 게이트 절연막(13)이 형성된다. 이때, 폴리실리콘층(8)의 측면(8A)이 산화됨으로써 산화막편(OH)이 형성된다.
이후, 실리콘 질화막(SN)을 열 인산을 이용하여 제거한다. 또한, 도 10에 도시한 바와 같이 로코스 형상의 산화막(12)을 마스크로 하여 폴리실리콘층(8)을 에칭하면, 로코스 형상의 산화막(12) 아래에 부유 게이트(14)가 형성된다.
그 결과, 부유 게이트(14)의 각부(14A)가 샤프한 형상으로 가공되기 때문에, 후술한 바와 같이, 부유 게이트(14)로 부터 제어 게이트로의 터널 전류가 흐르기 쉬워진다. 또한, 본 실시예에서는 로코스막(5) 상에는 산화막편(OH)이 잔류하고 있다.
이후, 도 11에 도시한 바와 같이, 비소의 이온 주입, 열 확산에 의해 부유 게이트(14)의 소스측의 일단에 자기-정렬된 n+형 소스 확산층(15)을 형성한다. 또한, 불휘발성 메모리 셀의 부유 게이트(14) 및 산화막(12)을 피복하도록, 약 20㎚의 터널 절연막(16)을 형성한다. 여기서, 터널 절연막(17)은 열산화 및 CVD법에 의해 형성한다. 이후, LPCVD법에 의해 전면에 200㎚ 정도의 인 도핑된 폴리실리콘층을 형성한다.
이에 따라, 부유 게이트(14)의 상면 및 측면은 터널 절연막(16)에 의해서 피복된다. 이러한 터널 절연막(16)은 전면에 형성된다. 따라서, 고내압 MOS 트랜지스터의 두꺼운 게이트 절연막(13) 상에 터널 절연막(16)이 중첩되어 형성되기 때문에, 그 만큼 고내압 MOS 트랜지스터의 게이트 절연막의 실효적인 막 두께를 두껍게 할 수 있다.
또한, 두꺼운 게이트 절연막(13) 상에 형성된 터널 절연막(16)을 선택적으로 에칭하는 공정을 설정함으로써, 고내압 MOS 트랜지스터의 게이트 절연막의 막 두께는 두꺼운 게이트 절연막(13)의 막 두께와 동일해진다.
여기서, 종래 유형의 MOS 트랜지스터에 대해서도 동일한 실리콘 기판(1) 상에 형성된다. 이러한 종래 유형의 MOS 트랜지스터의 게이트 절연막으로서는 상기 얇은 게이트 절연막(7)이 이용된다. 그 때문에, 얇은 게이트 절연막(7) 상에 중첩되어 형성되는 터널 절연막(16)을 선택적으로 에칭하여 제거한다. 이러한 에칭 공정은 상기 두꺼운 게이트 절연막(13) 상에 형성된 터널 절연막(16)을 선택적으로 에칭하는 공정과 동시에 행할 수 있다.
이후, 실리콘 기판(1)의 표면을 통상의 방법으로 세정 처리한다. 또한, LPCVD법에 의해 전면에 200㎚ 정도의 인 도핑된 폴리실리콘층을 형성한다.
또한, 포토리소그래피 기술에 의해, 폴리실리콘층을 에칭하고 불휘발성 메모리 셀의 제어 게이트(17) 및 고내압 MOS 트랜지스터의 게이트 전극(19)을 형성한다.
여기서, 고내압 MOS 트랜지스터의 게이트 전극(18)은 게이트 절연막(13)과 로코스막(5)의 일부 위에 형성되고, 로코스막(5) 상의 산화막편(OH)을 커버하도록 형성한다. 산화막편(14)을 제어 게이트(17)로 커버함으로써, 산화막편(OH)이 박리되어 먼지의 원인이 되는 것이 방지된다.
불휘발성 메모리 셀의 제어 게이트(17)는 부유 게이트(14) 상으로부터 p형 실리콘 기판(1) 상으로 연장된 영역에 형성된다. 이후, 비소의 이온 주입에 의해, 불휘발성 메모리 셀의 n+형 드레인 영역(19), 고내압 MOS 트랜지스터의 n+형 소스 확산층(20) 및 n+형 드레인 확산층(21)을 형성한다.
본 실시예에서는 폴리실리콘층(8) 상에 실리콘 질화막(SN)을 적층하여 형성한 후에, 고내압 트랜지스터의 게이트 절연막 형성 영역 상의 폴리실리콘층(8)을 에칭 제거하고 있는 점에서 제1 실시예와 상이하다. 그 때문에, 추후에 열산화시 폴리실리콘층(8)의 측면이 산화된 결과, 로코스막(5) 상에 산화막편(OH)이 잔류한다. 이러한 잔류 산화막편(OH)은 박리되기 쉽고, 먼지의 원인이 된다. 그래서, 산화막편(OH)을 게이트 전극(18)으로 커버함으로써, 산화막편(OH)의 박리를 방지하고 있다.
또한, 불휘발성 메모리 셀의 동작 및 고내압 MOS 트랜지스터의 내압 특성에 대해서는 제1 실시예와 유사하기 때문에, 설명을 생략한다.
전술한 바와 같이, 본 발명에 따르면, 불휘발성 메모리 셀의 특성을 변동시키지 않고, 불휘발성 메모리 셀과 고내압 MOS 트랜지스터를 동일한 반도체 칩 상에 형성할 수 있다.
또한, 제1 실리콘층의 측면을 내산화막으로 피복한 상태에서, 열산화에 의해부유 게이트 형성 영역 상에 로코스 형상의 산화막을 형성함과 함께, MOS 트랜지스터 형성 영역에 게이트 절연막을 형성하고 있기 때문에, 제1 실리콘층의 측면이 산화되지 않으므로 그 측면이 산화됨으로써 먼지의 발생이나 상층에 형성되는 층간 절연막의 평탄성이 저해되는 것이 방지된다.
또한, 제1 실리콘층의 측면을 내산화막으로 피복하지 않은 상태에서, 열산화에 의해 부유 게이트 형성 영역 상에 로코스 형상의 산화막을 형성함과 함께, MOS 트랜지스터 형성 영역에 게이트 절연막을 형성하는 경우에는 제1 실리콘층의 측면이 산화되기 때문에, 산화막편이 형성된다. 하지만, 추후 제어 게이트의 형성 공정에 있어서, 이러한 산화막편을 피복하도록 제어 게이트를 형성함으로써, 산화막편의 박리를 방지할 수 있다.
Claims (10)
- 삭제
- 부유 게이트 상에 산화막을 통해 적층된 제어 게이트를 포함하는 불휘발성 메모리 셀 트랜지스터와, MOS 트랜지스터를 동일한 반도체 기판 상에 포함하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 실리콘층을 형성하는 공정과,상기 MOS 트랜지스터의 게이트 절연막 형성 영역 상의 상기 실리콘층을 제거하는 공정과,상기 불휘발성 메모리 셀 트랜지스터의 제어 게이트 형성 영역 및 상기 MOS 트랜지스터의 게이트 절연막 형성 영역을 제외하고 상기 반도체 기판 상에 내산화막을 형성하는 공정과,열산화에 의해 부유 게이트 형성 영역 상에 산화막을 형성함과 함께 상기 MOS 트랜지스터 형성 영역에 게이트 절연막을 형성하는 공정과,잔류 내산화막을 제거하는 공정을 포함하고,상기 불휘발성 메모리 셀 트랜지스터의 부유 게이트 상의 산화막과, 상기 MOS 트랜지스터의 게이트 절연막을 동시에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 내산화막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 부유 게이트 상에 산화막을 통해 적층된 제어 게이트를 포함하는 불휘발성 메모리 셀 트랜지스터와, MOS 트랜지스터를 동일한 반도체 기판 상에 포함하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 제1 실리콘층을 형성하는 공정과,상기 MOS 트랜지스터의 게이트 절연막 형성 영역 상에 형성된 상기 제1 실리콘층을 선택적으로 에칭하여 제거하는 공정과,상기 선택적인 에칭에 의해 노출된 제1 실리콘층의 측면을 포함하는 반도체 기판의 전면을 내산화막으로 피복하는 공정과,상기 부유 게이트 형성 영역 상의 내산화막을 선택적으로 제거함과 함께 상기 불휘발성 메모리 셀 트랜지스터의 부유 게이트 형성 영역 상의 상기 내산화막을 선택적으로 제거하는 공정과,열산화에 의해 상기 부유 게이트 형성 영역 상에 산화막을 형성함과 함께 상기 MOS 트랜지스터 형성 영역 상에 게이트 절연막을 형성하는 공정과,잔류 내산화막을 제거하는 공정과,상기 산화막을 마스크로 하여 잔류 상기 제1 실리콘층을 제거함으로써, 상기 불휘발성 메모리 셀 트랜지스터의 부유 게이트를 형성하는 공정과,상기 MOS 트랜지스터의 형성 영역에서 게이트 절연막을 포함하는 반도체 기판 상의 전면에 상기 불휘발성 메모리 셀의 터널 절연막을 형성하는 공정과,상기 반도체 기판 상의 전면에 제2 실리콘층을 형성하는 공정과,상기 제2 실리콘층을 선택적으로 에칭함으로써, 상기 불휘발성 메모리 셀의 제어 게이트 및 MOS 트랜지스터의 게이트를 동시에 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항에 있어서,상기 MOS 트랜지스터 형성 영역의 게이트 절연막 상에 형성된 상기 터널 절연막을 선택적으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제4항 또는 제5항에 있어서,상기 내산화막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 부유 게이트 상에 산화막을 통해 적층된 제어 게이트를 포함하는 불휘발성 메모리 셀 트랜지스터와, MOS 트랜지스터를 동일한 반도체 기판 상에 포함하는 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 제1 실리콘층을 형성하는 공정과,상기 제1 실리콘층 상에 내산화막을 형성하는 공정과,상기 부유 게이트 형성 영역 상의 내산화막을 선택적으로 제거하는 공정과,상기 MOS 트랜지스터의 게이트 절연막 형성 영역 상의 제1 실리콘층을 선택적으로 에칭하여 제거하는 공정과,열산화에 의해 부유 게이트 형성 영역 상에 산화막, 상기 MOS 트랜지스터의 형성 영역 상에 게이트 절연막 및 상기 제1 실리콘층의 측면에 산화막편을 형성하는 공정과,잔류 내산화막을 제거하는 공정과,상기 산화막을 마스크로 하여 잔류 상기 제1 실리콘층을 제거함으로써, 상기 불휘발성 메모리 셀 트랜지스터의 부유 게이트를 형성하는 공정과,상기 MOS 트랜지스터 형성 영역에서 게이트 절연막을 포함하는 반도체 기판 상의 전면에 상기 불휘발성 메모리 셀의 터널 절연막을 형성하는 공정과,상기 반도체 기판 상의 전면에 제2 실리콘층을 형성하는 공정과,상기 제2 실리콘층을 선택적으로 에칭함으로써, 상기 불휘발성 메모리 셀의 제어 게이트 및 상기 MOS 트랜지스터의 게이트를 동시에 형성하는 공정을 포함하는것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 산화막편을 피복하도록 상기 MOS 트랜지스터의 게이트를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서,상기 MOS 트랜지스터 형성 영역의 게이트 절연막 상에 형성된 상기 터널 절연막을 선택적으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항, 제8항 또는 제9항에 있어서,상기 내산화막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
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Also Published As
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|---|---|
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| TW497270B (en) | 2002-08-01 |
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| US6933197B2 (en) | 2005-08-23 |
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