JP2002064156A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000007667 floating Methods 0.000 claims abstract description 55
- 230000015654 memory Effects 0.000 claims abstract description 54
- 238000007254 oxidation reaction Methods 0.000 claims description 46
- 230000003647 oxidation Effects 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 19
- 230000015556 catabolic process Effects 0.000 abstract description 19
- 238000010030 laminating Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 79
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 239000000428 dust Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】不揮発性メモリセルの特性を変動させることな
く、不揮発性メモリセルと高耐圧ＭＯＳトランジスタと
を同一半導体チップ上に形成する。 【解決手段】スプリット型の不揮発性メモリセルの浮遊
ゲート１４上に形成される酸化膜１２の形成工程、及び
浮遊ゲート１４と酸化膜上に形成されるトンネル絶縁膜
１６の形成工程を利用して、ＭＯＳトランジスタのゲー
ト絶縁膜を同時に形成した。ＭＯＳトランジスタのゲー
ト絶縁膜１３は、酸化膜１２とトンネル絶縁膜１６が積
層された膜によって形成される。これにより、製造プロ
セス全体の熱処理量に全く変化が無く、最適化された不
揮発性メモリの特性の変動を伴うことは無い。
く、不揮発性メモリセルと高耐圧ＭＯＳトランジスタと
を同一半導体チップ上に形成する。 【解決手段】スプリット型の不揮発性メモリセルの浮遊
ゲート１４上に形成される酸化膜１２の形成工程、及び
浮遊ゲート１４と酸化膜上に形成されるトンネル絶縁膜
１６の形成工程を利用して、ＭＯＳトランジスタのゲー
ト絶縁膜を同時に形成した。ＭＯＳトランジスタのゲー
ト絶縁膜１３は、酸化膜１２とトンネル絶縁膜１６が積
層された膜によって形成される。これにより、製造プロ
セス全体の熱処理量に全く変化が無く、最適化された不
揮発性メモリの特性の変動を伴うことは無い。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁された浮遊ゲ
ートと制御ゲートを有する不揮発性メモリセルトランジ
スタと、単一の絶縁ゲートを有するＭＯＳトランジスタ
とを同一半導体基板上に備える半導体装置の製造方法に
関し、特に、不揮発性メモリセルトランジスタの特性を
変化させることなく、高耐圧ＭＯＳトランジスタを同一
半導体基板上に集積化することを可能にした半導体装置
の製造方法に関する。
ートと制御ゲートを有する不揮発性メモリセルトランジ
スタと、単一の絶縁ゲートを有するＭＯＳトランジスタ
とを同一半導体基板上に備える半導体装置の製造方法に
関し、特に、不揮発性メモリセルトランジスタの特性を
変化させることなく、高耐圧ＭＯＳトランジスタを同一
半導体基板上に集積化することを可能にした半導体装置
の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩメモリにおいて、マスクＲＯＭ，
ＰＲＯＭ（Programmable ＲＯＭ），ＥＰＲＯＭ（Erasa
ble and Programmable ＲＯＭ），ＥＥＰＲＯＭ（Elect
ricalErasable and Programmable ＲＯＭ）等の不揮発
性半導体メモリが知られている。
ＰＲＯＭ（Programmable ＲＯＭ），ＥＰＲＯＭ（Erasa
ble and Programmable ＲＯＭ），ＥＥＰＲＯＭ（Elect
ricalErasable and Programmable ＲＯＭ）等の不揮発
性半導体メモリが知られている。
【０００３】特に、ＥＰＲＯＭやＥＥＰＲＯＭでは、浮
遊ゲート（Floating Gate）に電荷を蓄積し、電荷の有
無による閾値電圧の変化を制御ゲートによって検出する
ことで、データの記憶を行う。また、ＥＥＰＲＯＭに
は、メモリチップ全体でデータの消去を行うか、あるい
は、不揮発性半導体メモリセルアレイを任意のブロック
に分けてその各ブロック単位でデータの消去を行うフラ
ッシュＥＥＰＲＯＭ（フラッシュメモリとも称す）があ
る。
遊ゲート（Floating Gate）に電荷を蓄積し、電荷の有
無による閾値電圧の変化を制御ゲートによって検出する
ことで、データの記憶を行う。また、ＥＥＰＲＯＭに
は、メモリチップ全体でデータの消去を行うか、あるい
は、不揮発性半導体メモリセルアレイを任意のブロック
に分けてその各ブロック単位でデータの消去を行うフラ
ッシュＥＥＰＲＯＭ（フラッシュメモリとも称す）があ
る。
【０００４】フラッシュＥＥＰＲＯＭを構成する不揮発
性半導体メモリセルは、スプリットゲート型とスタック
トゲート型に大きく分類される。スプリットゲート型の
フラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（G1
1C 13/00）に開示されている。図７に、同公報（ＷＯ９
２／１８９８０）に記載されているスプリットゲート型
不揮発性半導体メモリセル１０１の断面構造を示す。
性半導体メモリセルは、スプリットゲート型とスタック
トゲート型に大きく分類される。スプリットゲート型の
フラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０（G1
1C 13/00）に開示されている。図７に、同公報（ＷＯ９
２／１８９８０）に記載されているスプリットゲート型
不揮発性半導体メモリセル１０１の断面構造を示す。
【０００５】例えば、Ｐ型単結晶シリコン基板１０２上
にＮ型のソースＳおよびドレインＤが形成されている。
ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第
１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されて
いる。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して
制御ゲートＣＧが形成されている。
にＮ型のソースＳおよびドレインＤが形成されている。
ソースＳとドレインＤに挟まれたチャネルＣＨ上に、第
１の絶縁膜１０３を介して浮遊ゲートＦＧが形成されて
いる。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して
制御ゲートＣＧが形成されている。
【０００６】制御ゲートＣＧの一部は、第１の絶縁膜１
０３を介してチャネルＣＨ上に配置され、選択ゲート１
０５を構成している。第２の絶縁膜１０４（いわゆる、
トンネル絶縁膜）に囲まれた浮遊ゲートＦＧにホットエ
レクトロン(hot electron)を注入することによりデータ
の記憶を行う。
０３を介してチャネルＣＨ上に配置され、選択ゲート１
０５を構成している。第２の絶縁膜１０４（いわゆる、
トンネル絶縁膜）に囲まれた浮遊ゲートＦＧにホットエ
レクトロン(hot electron)を注入することによりデータ
の記憶を行う。
【０００７】一方、制御ゲートＣＧに所定の電圧を加え
ることにより、浮遊ゲートＦＧから第２の絶縁膜１０４
を通して、トンネル電流（tunnel current）を流すこと
により、浮遊ゲートＦＧに蓄えられたデータを消去す
る。
ることにより、浮遊ゲートＦＧから第２の絶縁膜１０４
を通して、トンネル電流（tunnel current）を流すこと
により、浮遊ゲートＦＧに蓄えられたデータを消去す
る。
【０００８】
【発明が解決しようとする課題】ところで、近年では上
述したフラッシュＥＥＰＲＯＭをロジックＩＣやマイク
ロコンピュータなどに搭載したシステムが急速に開発さ
れつつある。そのようなシステムＬＳＩ、例えば５Ｖ電
源で動作するマイクロコンピュータにおいて、その入出
力回路に１０Ｖ程度の外部信号が入力される場合があ
る。そのため、高耐圧ＭＯＳトランジスタを新たに付加
する必要があった。
述したフラッシュＥＥＰＲＯＭをロジックＩＣやマイク
ロコンピュータなどに搭載したシステムが急速に開発さ
れつつある。そのようなシステムＬＳＩ、例えば５Ｖ電
源で動作するマイクロコンピュータにおいて、その入出
力回路に１０Ｖ程度の外部信号が入力される場合があ
る。そのため、高耐圧ＭＯＳトランジスタを新たに付加
する必要があった。
【０００９】この高耐圧ＭＯＳトランジスタは、同一の
チップ上に形成されるコンベンショナル・タイプのＭＯ
Ｓトランジスタに比して、高いゲート耐圧を有するトラ
ンジスタである。
チップ上に形成されるコンベンショナル・タイプのＭＯ
Ｓトランジスタに比して、高いゲート耐圧を有するトラ
ンジスタである。
【００１０】また、フラッシュＥＥＰＲＯＭを搭載した
マイクロコンピュータに、さらに別の機能を持った高電
源電圧で動作する回路を内蔵化することが検討されてい
る。例えば、携帯電話用のシステムではリチウム電池の
制御回路を１チップのマイクロコンピュータ上に搭載す
る場合がある。この制御回路では、３０Ｖ程度の高い電
圧が、その制御回路を構成するＭＯＳトランジスタに印
加されるので、さらに耐圧（ゲート耐圧、ソース・ドレ
イン間耐圧）を向上させた高耐圧ＭＯＳトランジスタを
同一チップ上に集積化する必要が生じている。
マイクロコンピュータに、さらに別の機能を持った高電
源電圧で動作する回路を内蔵化することが検討されてい
る。例えば、携帯電話用のシステムではリチウム電池の
制御回路を１チップのマイクロコンピュータ上に搭載す
る場合がある。この制御回路では、３０Ｖ程度の高い電
圧が、その制御回路を構成するＭＯＳトランジスタに印
加されるので、さらに耐圧（ゲート耐圧、ソース・ドレ
イン間耐圧）を向上させた高耐圧ＭＯＳトランジスタを
同一チップ上に集積化する必要が生じている。
【００１１】高耐圧ＭＯＳトランジスタ（例えば３０Ｖ
耐圧）では、ゲート電極（Gate Electrode）に３０Ｖと
いう高い電圧が印加されるので、マイクロコンピュータ
の論理回路部分を構成するコンベンショナル・タイプの
ＭＯＳトランジスタ（例えば５Ｖ耐圧）に比して厚いゲ
ート絶縁膜が必要である。
耐圧）では、ゲート電極（Gate Electrode）に３０Ｖと
いう高い電圧が印加されるので、マイクロコンピュータ
の論理回路部分を構成するコンベンショナル・タイプの
ＭＯＳトランジスタ（例えば５Ｖ耐圧）に比して厚いゲ
ート絶縁膜が必要である。
【００１２】しかし、高耐圧ＭＯＳトランジスタ専用の
ゲート酸化工程を追加すると、プロセスの熱処理量が増
加し、不揮発性メモリセルの特性、例えばしきい値電圧
（Threshold Voltage）やメモリセル電流値が変動して
しまうという問題があった。
ゲート酸化工程を追加すると、プロセスの熱処理量が増
加し、不揮発性メモリセルの特性、例えばしきい値電圧
（Threshold Voltage）やメモリセル電流値が変動して
しまうという問題があった。
【００１３】そこで、本発明の目的は、不揮発性メモリ
セルの特性を変動させることなく、不揮発性メモリセル
と高耐圧ＭＯＳトランジスタとを同一半導体チップ上に
形成する製造方法を提供することである。
セルの特性を変動させることなく、不揮発性メモリセル
と高耐圧ＭＯＳトランジスタとを同一半導体チップ上に
形成する製造方法を提供することである。
【００１４】また、本発明の他の目的は、製造工数を増
加させることなく、不揮発性メモリセルと高耐圧ＭＯＳ
トランジスタとを同一半導体チップ上に形成する製造方
法を提供することである。
加させることなく、不揮発性メモリセルと高耐圧ＭＯＳ
トランジスタとを同一半導体チップ上に形成する製造方
法を提供することである。
【００１５】
【課題を解決するための手段】本発明は、基本的には不
揮発性メモリの製造工程に本来的に含まれた酸化工程
（ＣＶＤ工程を含む）を利用して高耐圧ＭＯＳトランジ
スタのゲート絶縁膜を形成することを図ったものであ
る。
揮発性メモリの製造工程に本来的に含まれた酸化工程
（ＣＶＤ工程を含む）を利用して高耐圧ＭＯＳトランジ
スタのゲート絶縁膜を形成することを図ったものであ
る。
【００１６】高耐圧ＭＯＳトランジスタのゲート絶縁膜
は要求される耐圧に応じて、厚く形成する必要がある。
そこで、本発明は、スプリット型の不揮発性メモリセル
の浮遊ゲート上に形成される酸化膜の形成工程、及び浮
遊ゲートと酸化膜上に形成されるトンネル絶縁膜の形成
工程を利用して、ＭＯＳトランジスタのゲート絶縁膜を
同時に形成した。
は要求される耐圧に応じて、厚く形成する必要がある。
そこで、本発明は、スプリット型の不揮発性メモリセル
の浮遊ゲート上に形成される酸化膜の形成工程、及び浮
遊ゲートと酸化膜上に形成されるトンネル絶縁膜の形成
工程を利用して、ＭＯＳトランジスタのゲート絶縁膜を
同時に形成した。
【００１７】これにより、ＭＯＳトランジスタのゲート
絶縁膜は、上記酸化膜とトンネル絶縁膜とが積層された
膜によって形成される。本発明者の検討によれば、これ
は３０Ｖ程度の耐圧を実現するのに十分である。また、
このＭＯＳトランジスタのゲート絶縁膜を形成するため
の酸化工程は、本来的に不揮発性メモリセルの製造工程
に含まれているので、製造プロセス全体の熱処理量に全
く変化が無く、最適化された不揮発性メモリの特性の変
動を伴うことは無い。
絶縁膜は、上記酸化膜とトンネル絶縁膜とが積層された
膜によって形成される。本発明者の検討によれば、これ
は３０Ｖ程度の耐圧を実現するのに十分である。また、
このＭＯＳトランジスタのゲート絶縁膜を形成するため
の酸化工程は、本来的に不揮発性メモリセルの製造工程
に含まれているので、製造プロセス全体の熱処理量に全
く変化が無く、最適化された不揮発性メモリの特性の変
動を伴うことは無い。
【００１８】また、上記トンネル絶縁膜は必要に応じて
選択的に除去することにより、ＭＯＳトランジスタのゲ
ート絶縁膜は、上記酸化膜によってのみ形成することが
できる。これにより、ＭＯＳトランジスタのゲート絶縁
膜はトンネル絶縁膜の分だけ薄く形成されることにな
る。すなわち、ＭＯＳトランジスタのゲート絶縁膜の膜
厚には、必要とされる耐圧特性に応じて、製造工程上の
２つの選択肢が用意される。
選択的に除去することにより、ＭＯＳトランジスタのゲ
ート絶縁膜は、上記酸化膜によってのみ形成することが
できる。これにより、ＭＯＳトランジスタのゲート絶縁
膜はトンネル絶縁膜の分だけ薄く形成されることにな
る。すなわち、ＭＯＳトランジスタのゲート絶縁膜の膜
厚には、必要とされる耐圧特性に応じて、製造工程上の
２つの選択肢が用意される。
【００１９】
【発明の実施の形態】次に、本発明の第１の実施形態に
よる半導体装置の製造方法について図面を参照しながら
説明する。図１乃至図６は、各工程における半導体装置
の断面図である。
よる半導体装置の製造方法について図面を参照しながら
説明する。図１乃至図６は、各工程における半導体装置
の断面図である。
【００２０】図１において、左に高耐圧ＭＯＳトランジ
スタ形成領域、右にメモリセル形成領域が夫々示されて
いる（以下、図２〜図６において同様である）。
スタ形成領域、右にメモリセル形成領域が夫々示されて
いる（以下、図２〜図６において同様である）。
【００２１】ｐ型シリコン基板１の表面にｎ−型ソース
層２、ｎ−型ドレイン層３が離間して形成される。この
ｎ−型ソース層２とｎ−型ドレイン層３との間のｐ型シ
リコン基板１の表面がチャネル領域４となる。
層２、ｎ−型ドレイン層３が離間して形成される。この
ｎ−型ソース層２とｎ−型ドレイン層３との間のｐ型シ
リコン基板１の表面がチャネル領域４となる。
【００２２】ｎ−型ソース層２、ｎ−型ドレイン層３
は、特に限定されないが、リンをドーズ量１×１０13／
ｃｍ2の条件でｐ型シリコン基板１にイオン注入しその
後温度１０００℃、約３時間、熱拡散することにより、
約３μｍの深さに形成される。
は、特に限定されないが、リンをドーズ量１×１０13／
ｃｍ2の条件でｐ型シリコン基板１にイオン注入しその
後温度１０００℃、約３時間、熱拡散することにより、
約３μｍの深さに形成される。
【００２３】その後、フィールド熱酸化膜（Field Oxid
e film）５、６は、選択酸化法(Selective Oxidation M
ethod)によって形成される。これは、いわゆるロコス
（ＬＯＣＯＳ）と呼ばれているものである。これらのフ
ィールド熱酸化膜５、６は４００ｎｍ程度の膜厚を有し
ている。フィールド熱酸化膜５は、ｎ−型ソース層２及
びｎ−型ドレイン層３の領域内に含まれ、ゲート・ソー
ス間、ゲート・ドレイン間耐圧を向上するためのロコス
である。フィールド熱酸化膜６は素子分離用（Element
Isolation）のロコスである。
e film）５、６は、選択酸化法(Selective Oxidation M
ethod)によって形成される。これは、いわゆるロコス
（ＬＯＣＯＳ）と呼ばれているものである。これらのフ
ィールド熱酸化膜５、６は４００ｎｍ程度の膜厚を有し
ている。フィールド熱酸化膜５は、ｎ−型ソース層２及
びｎ−型ドレイン層３の領域内に含まれ、ゲート・ソー
ス間、ゲート・ドレイン間耐圧を向上するためのロコス
である。フィールド熱酸化膜６は素子分離用（Element
Isolation）のロコスである。
【００２４】この後、メモリセル領域を含む全面に８ｎ
ｍ程度の薄いゲート絶縁膜７を熱酸化により形成する。
さらに、ＬＰＣＶＤ法により全面に約２００ｎｍのリン
がドープされたポリシリコン層８を形成する。ここで、
ポリシリコン層８に代えて、アモルファスシリコン層を
用いてもよい。
ｍ程度の薄いゲート絶縁膜７を熱酸化により形成する。
さらに、ＬＰＣＶＤ法により全面に約２００ｎｍのリン
がドープされたポリシリコン層８を形成する。ここで、
ポリシリコン層８に代えて、アモルファスシリコン層を
用いてもよい。
【００２５】そして、フォトリソグラフィ技術により、
高耐圧ＭＯＳトランジスタのゲート絶縁膜形成領域に開
口部９Ａを有するフォトレジスト層９を形成し、このフ
ォトレジスト層９をマスクとして、ゲート絶縁膜形成領
域上のポリシリコン層８をエッチングして除去する。
高耐圧ＭＯＳトランジスタのゲート絶縁膜形成領域に開
口部９Ａを有するフォトレジスト層９を形成し、このフ
ォトレジスト層９をマスクとして、ゲート絶縁膜形成領
域上のポリシリコン層８をエッチングして除去する。
【００２６】次に、図２に示すように、フォトレジスト
層９を除去した後、ＬＰＣＶＤ法により全面に約２０ｎ
ｍのシリコン窒化膜（Silicon Nitride、Si3N4）１０を
堆積する。このとき、エッチングされたポリシリコン層
８の側面８Ａはシリコン窒化膜１０によって被覆され
る。シリコン窒化膜１０は後述する熱酸化工程において
耐酸化膜として働く。
層９を除去した後、ＬＰＣＶＤ法により全面に約２０ｎ
ｍのシリコン窒化膜（Silicon Nitride、Si3N4）１０を
堆積する。このとき、エッチングされたポリシリコン層
８の側面８Ａはシリコン窒化膜１０によって被覆され
る。シリコン窒化膜１０は後述する熱酸化工程において
耐酸化膜として働く。
【００２７】次に、図３に示すように、フォトリソグラ
フィ技術により、ゲート絶縁膜形成領域に開口部を有す
るフォトレジスト層１１を形成し、このフォトレジスト
層１１をマスクとしてシリコン窒化膜１０をエッチング
し除去する。このとき、ポリシリコン層８の側面８Ａは
シリコン窒化膜１０によって被覆された状態を維持する
ように、フォトレジスト層１１の開口部の端の位置を調
整する。
フィ技術により、ゲート絶縁膜形成領域に開口部を有す
るフォトレジスト層１１を形成し、このフォトレジスト
層１１をマスクとしてシリコン窒化膜１０をエッチング
し除去する。このとき、ポリシリコン層８の側面８Ａは
シリコン窒化膜１０によって被覆された状態を維持する
ように、フォトレジスト層１１の開口部の端の位置を調
整する。
【００２８】次に、図４に示すように、フォトレジスト
層１１を除去した後に、熱酸化により、浮遊ゲート形成
領域上にロコス形状の酸化膜１２（SiO2）を形成する。
この酸化膜１３は、後述するように、制御ゲート１７と
浮遊ゲート１４との容量結合を弱めるために厚く形成さ
れる。
層１１を除去した後に、熱酸化により、浮遊ゲート形成
領域上にロコス形状の酸化膜１２（SiO2）を形成する。
この酸化膜１３は、後述するように、制御ゲート１７と
浮遊ゲート１４との容量結合を弱めるために厚く形成さ
れる。
【００２９】また、この酸化膜１２は約１５０ｎｍの膜
厚となるように酸化条件（温度、時間）が調整される。
すなわち、酸化膜１２は、シリコン窒化膜１０を耐酸化
性マスクとして用いた、いわゆる選択酸化により形成さ
れる。また、この熱酸化工程により同時に、高耐圧ＭＯ
Ｓトランジスタ形成領域に約１５０ｎｍの膜厚の厚いゲ
ート絶縁膜１３が形成される。
厚となるように酸化条件（温度、時間）が調整される。
すなわち、酸化膜１２は、シリコン窒化膜１０を耐酸化
性マスクとして用いた、いわゆる選択酸化により形成さ
れる。また、この熱酸化工程により同時に、高耐圧ＭＯ
Ｓトランジスタ形成領域に約１５０ｎｍの膜厚の厚いゲ
ート絶縁膜１３が形成される。
【００３０】このとき、ポリシリコン層８の側面８Ａを
シリコン窒化膜１０によって被覆しているので、この側
面８Ａが酸化されることが防止される。もし、ポリシリ
コン層８の側面８Ａが酸化されると、後の工程でポリシ
リコン層８を除去すると、酸化膜片が残存してしまう。
そして、この酸化膜片が剥がれるとダストが発生する。
本工程では、ポリシリコン層８の側面８Ａは、シリコン
窒化膜１０によって被覆されているので、側面８Ａが酸
化されることが防止される。
シリコン窒化膜１０によって被覆しているので、この側
面８Ａが酸化されることが防止される。もし、ポリシリ
コン層８の側面８Ａが酸化されると、後の工程でポリシ
リコン層８を除去すると、酸化膜片が残存してしまう。
そして、この酸化膜片が剥がれるとダストが発生する。
本工程では、ポリシリコン層８の側面８Ａは、シリコン
窒化膜１０によって被覆されているので、側面８Ａが酸
化されることが防止される。
【００３１】次に、シリコン窒化膜１０を除去した後
に、図５に示すようにロコス形状の酸化膜１２をマスク
としてポリシリコン層８をエッチングすると、ロコス形
状の酸化膜１２下に浮遊ゲート１４が形成される。ポリ
シリコン層８のエッチング方法としては、例えば完全異
方性エッチング法(Anisotropic Etching)を用いること
が高いエッチング精度を得るために好ましい。この場
合、エッチングガスとしては、例えばHBr,Cl2の混合ガ
スが用いられる。
に、図５に示すようにロコス形状の酸化膜１２をマスク
としてポリシリコン層８をエッチングすると、ロコス形
状の酸化膜１２下に浮遊ゲート１４が形成される。ポリ
シリコン層８のエッチング方法としては、例えば完全異
方性エッチング法(Anisotropic Etching)を用いること
が高いエッチング精度を得るために好ましい。この場
合、エッチングガスとしては、例えばHBr,Cl2の混合ガ
スが用いられる。
【００３２】その結果、浮遊ゲート１４の角部１４Ａは
先鋭な形状に加工されるので、後に説明するように、浮
遊ゲート１４から制御ゲートへのトンネル電流が流れや
すくなる。
先鋭な形状に加工されるので、後に説明するように、浮
遊ゲート１４から制御ゲートへのトンネル電流が流れや
すくなる。
【００３３】次に、図６に示すように、ヒ素のイオン注
入、熱拡散により、浮遊ゲート１４の一端に自己整合
（self-aligned）したｎ＋型ソース拡散層１５を形成す
る。さらに、不揮発性メモリセルの浮遊ゲート１４及び
酸化膜１２を被覆するように、約２０ｎｍのトンネル絶
縁膜１６を形成する。ここで、トンネル絶縁膜１６は熱
酸化及びＣＶＤ法により形成する。
入、熱拡散により、浮遊ゲート１４の一端に自己整合
（self-aligned）したｎ＋型ソース拡散層１５を形成す
る。さらに、不揮発性メモリセルの浮遊ゲート１４及び
酸化膜１２を被覆するように、約２０ｎｍのトンネル絶
縁膜１６を形成する。ここで、トンネル絶縁膜１６は熱
酸化及びＣＶＤ法により形成する。
【００３４】これにより、浮遊ゲート１４の上面及び側
面はトンネル絶縁膜１６によって被覆される。このトン
ネル絶縁膜１６は全面に形成される。したがって、高耐
圧ＭＯＳトランジスタの厚いゲート絶縁膜１３上にトン
ネル絶縁膜１６が重ねて形成されるので、その分高耐圧
ＭＯＳトランジスタのゲート絶縁膜の実効的な膜厚を厚
くすることができる。
面はトンネル絶縁膜１６によって被覆される。このトン
ネル絶縁膜１６は全面に形成される。したがって、高耐
圧ＭＯＳトランジスタの厚いゲート絶縁膜１３上にトン
ネル絶縁膜１６が重ねて形成されるので、その分高耐圧
ＭＯＳトランジスタのゲート絶縁膜の実効的な膜厚を厚
くすることができる。
【００３５】また、厚いゲート絶縁膜１３上に形成され
たトンネル絶縁膜１６を選択的にエッチングする工程を
設けることにより、高耐圧ＭＯＳトランジスタのゲート
絶縁膜の膜厚は、厚いゲート絶縁膜１３の膜厚に等しく
なる。
たトンネル絶縁膜１６を選択的にエッチングする工程を
設けることにより、高耐圧ＭＯＳトランジスタのゲート
絶縁膜の膜厚は、厚いゲート絶縁膜１３の膜厚に等しく
なる。
【００３６】ここで、コンベンショナル・タイプのＭＯ
Ｓトランジスタについても、同一のシリコン基板１上に
形成される。このコンベンショナル・タイプのＭＯＳト
ランジスタのゲート絶縁膜としては、上記の薄いゲート
絶縁膜７が利用される。そのために、薄いゲート絶縁膜
７上に重ねて形成されるトンネル絶縁膜１６を選択的に
エッチングして除去する。このエッチング工程は、上記
の厚いゲート絶縁膜１３上に形成されたトンネル絶縁膜
１６を選択的にエッチングする工程と同時に行うことが
できる。
Ｓトランジスタについても、同一のシリコン基板１上に
形成される。このコンベンショナル・タイプのＭＯＳト
ランジスタのゲート絶縁膜としては、上記の薄いゲート
絶縁膜７が利用される。そのために、薄いゲート絶縁膜
７上に重ねて形成されるトンネル絶縁膜１６を選択的に
エッチングして除去する。このエッチング工程は、上記
の厚いゲート絶縁膜１３上に形成されたトンネル絶縁膜
１６を選択的にエッチングする工程と同時に行うことが
できる。
【００３７】その後、シリコン基板１の表面を通常の方
法で洗浄処理する。そして、ＬＰＣＶＤ法により全面に
２００ｎｍ程度のリンドープされたポリシリコン層を形
成する。
法で洗浄処理する。そして、ＬＰＣＶＤ法により全面に
２００ｎｍ程度のリンドープされたポリシリコン層を形
成する。
【００３８】そして、フォトリソグラフィ技術により、
ポリシリコン層を選択的にエッチングして、不揮発性メ
モリセルの制御ゲート１７、高耐圧ＭＯＳトランジスタ
のゲート１８を形成する。不揮発性メモリセルの制御ゲ
ート１７は、浮遊ゲート１４上からｐ型シリコン基板１
上に延びた領域に形成される。
ポリシリコン層を選択的にエッチングして、不揮発性メ
モリセルの制御ゲート１７、高耐圧ＭＯＳトランジスタ
のゲート１８を形成する。不揮発性メモリセルの制御ゲ
ート１７は、浮遊ゲート１４上からｐ型シリコン基板１
上に延びた領域に形成される。
【００３９】その後、ヒ素のイオン注入により、不揮発
性メモリルのｎ＋型ドレイン領域１９、高耐圧ＭＯＳト
ランジスタのｎ＋型ソース拡散層２０、ｎ＋型ドレイン
拡散層２１を形成する。
性メモリルのｎ＋型ドレイン領域１９、高耐圧ＭＯＳト
ランジスタのｎ＋型ソース拡散層２０、ｎ＋型ドレイン
拡散層２１を形成する。
【００４０】以上の製造工程により、不揮発性メモリセ
ルと高耐圧ＭＯＳトランジスタとを同一のシリコン基板
１上に形成することができる。以下で、この不揮発性メ
モリセルの動作を簡単に説明する。
ルと高耐圧ＭＯＳトランジスタとを同一のシリコン基板
１上に形成することができる。以下で、この不揮発性メ
モリセルの動作を簡単に説明する。
【００４１】不揮発性メモリセルにデータ書き込む時に
は、例えば制御ゲート１７は接地され、ｎ＋型ソース拡
散層１５には相対的に高電圧が印加される。ｎ＋型ソー
ス拡散層１５と浮遊ゲート１４は強く容量結合している
ので、ｎ＋ドレイン拡散層１９から流れ出たチャネルホ
ットエレクロンは浮遊ゲート１４に注入される。
は、例えば制御ゲート１７は接地され、ｎ＋型ソース拡
散層１５には相対的に高電圧が印加される。ｎ＋型ソー
ス拡散層１５と浮遊ゲート１４は強く容量結合している
ので、ｎ＋ドレイン拡散層１９から流れ出たチャネルホ
ットエレクロンは浮遊ゲート１４に注入される。
【００４２】データ消去の時は、ｎ＋型ソース拡散層１
５及びｎ＋ドレイン拡散層１９を接地すると共に、制御
ゲート１７に高電圧が印加される。これにより、浮遊ゲ
ート１４のエレクトロンはトンネル絶縁膜１６を貫通す
るトンネル電流となって制御ゲート１７に流入される。
このとき、浮遊ゲート１４の角部１４Ａが先鋭な形状に
加工されているので、トンネル電流が流れやすく、消去
効率を向上している。
５及びｎ＋ドレイン拡散層１９を接地すると共に、制御
ゲート１７に高電圧が印加される。これにより、浮遊ゲ
ート１４のエレクトロンはトンネル絶縁膜１６を貫通す
るトンネル電流となって制御ゲート１７に流入される。
このとき、浮遊ゲート１４の角部１４Ａが先鋭な形状に
加工されているので、トンネル電流が流れやすく、消去
効率を向上している。
【００４３】ここで、酸化膜１２の役割は制御ゲート１
７と浮遊ゲート１４との容量結合を弱めることである。
これにより、浮遊ゲート１４とｎ＋型ソース拡散層１５
との容量結合は相対的に強められる。これにより、デー
タ書き込み時に、ｎ＋型ソース拡散層１５に高電圧が印
加されると、浮遊ゲート１４の電位は容量結合によって
高められる。これにより、浮遊ゲート１４へのホットエ
レクトロン注入の効率が向上する。
７と浮遊ゲート１４との容量結合を弱めることである。
これにより、浮遊ゲート１４とｎ＋型ソース拡散層１５
との容量結合は相対的に強められる。これにより、デー
タ書き込み時に、ｎ＋型ソース拡散層１５に高電圧が印
加されると、浮遊ゲート１４の電位は容量結合によって
高められる。これにより、浮遊ゲート１４へのホットエ
レクトロン注入の効率が向上する。
【００４４】一方、データ消去時には制御ゲート１４に
高電圧が印加されると、浮遊ゲート１４の電位はｎ＋型
ソース拡散層１５の電位に近づく。これにより、制御ゲ
ート１７と浮遊ゲート１４との間には高電界が生じる。
したがって、浮遊ゲート１４から制御ゲート１７へ大き
なトンネル電流が流れるために、データの消去効率が向
上する。
高電圧が印加されると、浮遊ゲート１４の電位はｎ＋型
ソース拡散層１５の電位に近づく。これにより、制御ゲ
ート１７と浮遊ゲート１４との間には高電界が生じる。
したがって、浮遊ゲート１４から制御ゲート１７へ大き
なトンネル電流が流れるために、データの消去効率が向
上する。
【００４５】このように不揮発性メモリセルは浮遊ゲー
ト１４のエレクトロンの蓄積状態に応じたチャネル伝導
率の変化によって１または０の２値データ（あるいは多
値データ）を記憶し、且つこれらのデータは消去可能と
なる。
ト１４のエレクトロンの蓄積状態に応じたチャネル伝導
率の変化によって１または０の２値データ（あるいは多
値データ）を記憶し、且つこれらのデータは消去可能と
なる。
【００４６】一方、高耐圧ＭＯＳトランジスタでは、ゲ
ート絶縁膜１３が１５０ｎｍ程度と厚く形成されてい
る。また、ｎ＋型ソース拡散層２０、ｎ＋型ドレイン拡
散層２１とゲート電極１８の間に厚いロコス膜５が介在
しており、さらに、ｎ＋型ソース拡散層２０、ｎ＋型ド
レイン拡散層２１は低濃度のｎ−型ソース層２、ｎ−型
ドレイン層３内に形成されているので、ソース、ドレイ
ン、ゲートのいずれの端子に３０Ｖ程度の高電圧が印加
されても耐えられる。
ート絶縁膜１３が１５０ｎｍ程度と厚く形成されてい
る。また、ｎ＋型ソース拡散層２０、ｎ＋型ドレイン拡
散層２１とゲート電極１８の間に厚いロコス膜５が介在
しており、さらに、ｎ＋型ソース拡散層２０、ｎ＋型ド
レイン拡散層２１は低濃度のｎ−型ソース層２、ｎ−型
ドレイン層３内に形成されているので、ソース、ドレイ
ン、ゲートのいずれの端子に３０Ｖ程度の高電圧が印加
されても耐えられる。
【００４７】また、ゲート絶縁膜１３は酸化膜１２の形
成用の熱酸化工程を利用して形成しているので、不揮発
性メモリセル形成のために最適化された熱処理量に変化
がない。そのため、不揮発性メモリセルの特性が変動す
ることが防止される。
成用の熱酸化工程を利用して形成しているので、不揮発
性メモリセル形成のために最適化された熱処理量に変化
がない。そのため、不揮発性メモリセルの特性が変動す
ることが防止される。
【００４８】また、上記熱酸化工程時に、ポリシリコン
層８の側面８Ａをシリコン窒化膜１０によって被覆して
いるので、この側面８Ａが酸化されることが防止され、
側面８Ａの酸化された膜がロコス膜５上に残り、ダスト
の発生原因となったり、上層に形成される層間絶縁膜の
平坦性を阻害することが防止される。
層８の側面８Ａをシリコン窒化膜１０によって被覆して
いるので、この側面８Ａが酸化されることが防止され、
側面８Ａの酸化された膜がロコス膜５上に残り、ダスト
の発生原因となったり、上層に形成される層間絶縁膜の
平坦性を阻害することが防止される。
【００４９】次に、本発明の第２の実施形態による半導
体装置の製造方法について図面を参照しながら説明す
る。図７乃至図１１は、各工程における半導体装置の断
面図である。
体装置の製造方法について図面を参照しながら説明す
る。図７乃至図１１は、各工程における半導体装置の断
面図である。
【００５０】図７において、左に高耐圧ＭＯＳトランジ
スタ形成領域、右にメモリセル形成領域が夫々示されて
いる（以下、図７〜図１１において同様である）。
スタ形成領域、右にメモリセル形成領域が夫々示されて
いる（以下、図７〜図１１において同様である）。
【００５１】ｐ型シリコン基板１の表面にｎ−型ソース
層２、ｎ−型ドレイン層３が離間して形成される。この
ｎ−型ソース層２とｎ−型ドレイン層３との間のｐ型シ
リコン基板１の表面がチャネル領域４となる。
層２、ｎ−型ドレイン層３が離間して形成される。この
ｎ−型ソース層２とｎ−型ドレイン層３との間のｐ型シ
リコン基板１の表面がチャネル領域４となる。
【００５２】ｎ−型ソース層２、ｎ−型ドレイン層３
は、例えばリンをドーズ量１×１０13／ｃｍ2の条件で
ｐ型シリコン基板１にイオン注入し、その後温度１００
０℃、約３時間、熱拡散することにより、約３μｍの深
さに形成される。
は、例えばリンをドーズ量１×１０13／ｃｍ2の条件で
ｐ型シリコン基板１にイオン注入し、その後温度１００
０℃、約３時間、熱拡散することにより、約３μｍの深
さに形成される。
【００５３】その後、フィールド熱酸化膜（Field Oxid
e film）５、６は、選択酸化法(Selective Oxida tion
Method)によって形成される。これは、いわゆるロコス
（ＬＯＣＯＳ）と呼ばれているものである。これらのフ
ィールド熱酸化膜５、６は４００ｎｍ程度の膜厚を有し
ている。フィールド熱酸化膜５は、ｎ−型ソース層２及
びｎ−型ドレイン層３の領域内に含まれ、ゲート・ソー
ス間、ゲート・ドレイン間耐圧を向上するためのロコス
である。フィールド熱酸化膜６は素子分離用（Element
Isolation）のロコスである。
e film）５、６は、選択酸化法(Selective Oxida tion
Method)によって形成される。これは、いわゆるロコス
（ＬＯＣＯＳ）と呼ばれているものである。これらのフ
ィールド熱酸化膜５、６は４００ｎｍ程度の膜厚を有し
ている。フィールド熱酸化膜５は、ｎ−型ソース層２及
びｎ−型ドレイン層３の領域内に含まれ、ゲート・ソー
ス間、ゲート・ドレイン間耐圧を向上するためのロコス
である。フィールド熱酸化膜６は素子分離用（Element
Isolation）のロコスである。
【００５４】この後、メモリセル領域を含む全面に８ｎ
ｍ程度のゲート絶縁膜７を熱酸化により形成する。さら
に、ＬＰＣＶＤ法により全面に約２００ｎｍのリンドー
プされたポリシリコン層８を形成する。ここまでは、第
１の実施形態と全く同様である。
ｍ程度のゲート絶縁膜７を熱酸化により形成する。さら
に、ＬＰＣＶＤ法により全面に約２００ｎｍのリンドー
プされたポリシリコン層８を形成する。ここまでは、第
１の実施形態と全く同様である。
【００５５】本実施形態では、その後、ポリシリコン層
８上に、約２０ｎｍのシリコン窒化膜ＳＮをＬＰＣＶＤ
法により形成する。そして、フォトリソグラフィ技術に
より不揮発性メモリセルの浮遊ゲート形成領域を露出し
たフォトレジスト層ＰＲ１を形成し、エッチングにより
この領域上のシリコン窒化膜ＳＮを除去する。
８上に、約２０ｎｍのシリコン窒化膜ＳＮをＬＰＣＶＤ
法により形成する。そして、フォトリソグラフィ技術に
より不揮発性メモリセルの浮遊ゲート形成領域を露出し
たフォトレジスト層ＰＲ１を形成し、エッチングにより
この領域上のシリコン窒化膜ＳＮを除去する。
【００５６】次に、図８に示すように、フォトレジスト
層ＰＲ１を除去した後、高耐圧ＭＯＳトランジスタ形成
領域に開口部ＰＲＨを有するフォトレジスト層ＰＲ２を
形成し、高耐圧ＭＯＳトランジスタ形成領域のポリシリ
コン層８、シリコン窒化膜ＳＮを除去する。
層ＰＲ１を除去した後、高耐圧ＭＯＳトランジスタ形成
領域に開口部ＰＲＨを有するフォトレジスト層ＰＲ２を
形成し、高耐圧ＭＯＳトランジスタ形成領域のポリシリ
コン層８、シリコン窒化膜ＳＮを除去する。
【００５７】次に、図９に示すように、フォトレジスト
層ＰＲ２を除去した後に、熱酸化により、浮遊ゲート形
成領域上にロコス形状の約１５０ｎｍの膜厚の酸化膜１
２を形成する。すなわち、酸化膜１２は、シリコン窒化
膜１０を耐酸化性マスクとして用いた、いわゆる選択酸
化により形成される。また、この熱酸化工程により同時
に、高耐圧ＭＯＳトランジスタ形成領域に約１５０ｎｍ
の膜厚の厚いゲート絶縁膜１３が形成される。
層ＰＲ２を除去した後に、熱酸化により、浮遊ゲート形
成領域上にロコス形状の約１５０ｎｍの膜厚の酸化膜１
２を形成する。すなわち、酸化膜１２は、シリコン窒化
膜１０を耐酸化性マスクとして用いた、いわゆる選択酸
化により形成される。また、この熱酸化工程により同時
に、高耐圧ＭＯＳトランジスタ形成領域に約１５０ｎｍ
の膜厚の厚いゲート絶縁膜１３が形成される。
【００５８】また、この熱酸化により同時に、高耐圧Ｍ
ＯＳトランジスタ形成領域に約１５０ｎｍの膜厚のゲー
ト絶縁膜１３が形成される。このとき、ポリシリコン層
８の側面８Ａが酸化されることにより酸化膜片ＯＨが形
成される。
ＯＳトランジスタ形成領域に約１５０ｎｍの膜厚のゲー
ト絶縁膜１３が形成される。このとき、ポリシリコン層
８の側面８Ａが酸化されることにより酸化膜片ＯＨが形
成される。
【００５９】次に、シリコン窒化膜ＳＮを、熱リン酸を
用いて除去する。そして、図１０に示すようにロコス形
状の酸化膜１２をマスクとしてポリシリコン層８をエッ
チングすると、ロコス形状の酸化膜１２下に浮遊ゲート
１４が形成される。
用いて除去する。そして、図１０に示すようにロコス形
状の酸化膜１２をマスクとしてポリシリコン層８をエッ
チングすると、ロコス形状の酸化膜１２下に浮遊ゲート
１４が形成される。
【００６０】その結果、浮遊ゲート１４の角部１４Ａは
先鋭な形状に加工されるので、後に説明するように、浮
遊ゲート１４から制御ゲートへのトンネル電流が流れや
すくなる。また、本実施形態では、ロコス膜５上には酸
化膜片ＯＨが残存している。
先鋭な形状に加工されるので、後に説明するように、浮
遊ゲート１４から制御ゲートへのトンネル電流が流れや
すくなる。また、本実施形態では、ロコス膜５上には酸
化膜片ＯＨが残存している。
【００６１】次に、図１１に示すように、ヒ素のイオン
注入、熱拡散により、浮遊ゲート１４のソース側の一端
に自己整合したｎ＋型ソース拡散層１５を形成する。さ
らに不揮発性メモリセルの浮遊ゲート１４及び酸化膜１
２を被覆するように、約２０ｎｍのトンネル絶縁膜１６
を形成する。ここで、トンネル絶縁膜１７は熱酸化及び
ＣＶＤ法により形成する。その後、ＬＰＣＶＤ法により
全面に２００ｎｍ程度のリンドープされたポリシリコン
層を形成する。
注入、熱拡散により、浮遊ゲート１４のソース側の一端
に自己整合したｎ＋型ソース拡散層１５を形成する。さ
らに不揮発性メモリセルの浮遊ゲート１４及び酸化膜１
２を被覆するように、約２０ｎｍのトンネル絶縁膜１６
を形成する。ここで、トンネル絶縁膜１７は熱酸化及び
ＣＶＤ法により形成する。その後、ＬＰＣＶＤ法により
全面に２００ｎｍ程度のリンドープされたポリシリコン
層を形成する。
【００６２】これにより、浮遊ゲート１４の上面及び側
面はトンネル絶縁膜１６によって被覆される。このトン
ネル絶縁膜１６は全面に形成される。したがって、高耐
圧ＭＯＳトランジスタの厚いゲート絶縁膜１３上にトン
ネル絶縁膜１６が重ねて形成されるので、その分高耐圧
ＭＯＳトランジスタのゲート絶縁膜の実効的な膜厚を厚
くすることができる。
面はトンネル絶縁膜１６によって被覆される。このトン
ネル絶縁膜１６は全面に形成される。したがって、高耐
圧ＭＯＳトランジスタの厚いゲート絶縁膜１３上にトン
ネル絶縁膜１６が重ねて形成されるので、その分高耐圧
ＭＯＳトランジスタのゲート絶縁膜の実効的な膜厚を厚
くすることができる。
【００６３】また、厚いゲート絶縁膜１３上に形成され
たトンネル絶縁膜１６を選択的にエッチングする工程を
設けることにより、高耐圧ＭＯＳトランジスタのゲート
絶縁膜の膜厚は、厚いゲート絶縁膜１３の膜厚に等しく
なる。
たトンネル絶縁膜１６を選択的にエッチングする工程を
設けることにより、高耐圧ＭＯＳトランジスタのゲート
絶縁膜の膜厚は、厚いゲート絶縁膜１３の膜厚に等しく
なる。
【００６４】ここで、コンベンショナル・タイプのＭＯ
Ｓトランジスタについても、同一のシリコン基板１上に
形成される。このコンベンショナル・タイプのＭＯＳト
ランジスタのゲート絶縁膜としては、上記の薄いゲート
絶縁膜７が利用される。そのために、薄いゲート絶縁膜
７上に重ねて形成されるトンネル絶縁膜１６を選択的に
エッチングして除去する。このエッチング工程は、上記
の厚いゲート絶縁膜１３上に形成されたトンネル絶縁膜
１６を選択的にエッチングする工程と同時に行うことが
できる。
Ｓトランジスタについても、同一のシリコン基板１上に
形成される。このコンベンショナル・タイプのＭＯＳト
ランジスタのゲート絶縁膜としては、上記の薄いゲート
絶縁膜７が利用される。そのために、薄いゲート絶縁膜
７上に重ねて形成されるトンネル絶縁膜１６を選択的に
エッチングして除去する。このエッチング工程は、上記
の厚いゲート絶縁膜１３上に形成されたトンネル絶縁膜
１６を選択的にエッチングする工程と同時に行うことが
できる。
【００６５】その後、シリコン基板１の表面を通常の方
法で洗浄処理する。そして、ＬＰＣＶＤ法により全面に
２００ｎｍ程度のリンドープされたポリシリコン層を形
成する。
法で洗浄処理する。そして、ＬＰＣＶＤ法により全面に
２００ｎｍ程度のリンドープされたポリシリコン層を形
成する。
【００６６】そして、フォトリソグラフィ技術により、
ポリシリコン層をエッチングして不揮発性メモリセルの
制御ゲート１７、高耐圧ＭＯＳトランジスタのゲート電
極１９を形成する。
ポリシリコン層をエッチングして不揮発性メモリセルの
制御ゲート１７、高耐圧ＭＯＳトランジスタのゲート電
極１９を形成する。
【００６７】ここで、高耐圧ＭＯＳトランジスタのゲー
ト電極１８は、ゲート絶縁膜１３とロコス膜５の一部上
であって、ロコス膜５上の酸化膜片ＯＨをカバーするよ
うに形成する。酸化膜片１４を制御ゲート１７でカバー
することにより、酸化膜片ＯＨが剥がれてダストの原因
となることが防止される。
ト電極１８は、ゲート絶縁膜１３とロコス膜５の一部上
であって、ロコス膜５上の酸化膜片ＯＨをカバーするよ
うに形成する。酸化膜片１４を制御ゲート１７でカバー
することにより、酸化膜片ＯＨが剥がれてダストの原因
となることが防止される。
【００６８】不揮発性メモリセルの制御ゲート１７は、
浮遊ゲート１４上からｐ型シリコン基板１上に延びた領
域に形成される。この後、ヒ素のイオン注入により、不
揮発性メモリルのｎ＋型ドレイン領域１９、高耐圧ＭＯ
Ｓトランジスタのｎ＋型ソース拡散層２０、ｎ＋型ドレ
イン拡散層２１を形成する。
浮遊ゲート１４上からｐ型シリコン基板１上に延びた領
域に形成される。この後、ヒ素のイオン注入により、不
揮発性メモリルのｎ＋型ドレイン領域１９、高耐圧ＭＯ
Ｓトランジスタのｎ＋型ソース拡散層２０、ｎ＋型ドレ
イン拡散層２１を形成する。
【００６９】本実施形態では、ポリシリコン層８上にシ
リコン窒化膜ＳＮを積層して形成した後に、高耐圧トラ
ンジスタのゲート絶縁膜形成領域上のポリシリコン層８
をエッチング除去している点で、第１の実施形態と相違
する。そのため、その後の熱酸化時に、ポリシリコン層
８の側面が酸化される結果、ロコス膜５上に酸化膜片Ｏ
Ｈが残存する。この残存した酸化膜片ＯＨは剥離しやす
く、ダストの原因となる。そこで、酸化膜片ＯＨをゲー
ト電極１８でカバーすることにより、酸化膜片ＯＨの剥
離を防止している。
リコン窒化膜ＳＮを積層して形成した後に、高耐圧トラ
ンジスタのゲート絶縁膜形成領域上のポリシリコン層８
をエッチング除去している点で、第１の実施形態と相違
する。そのため、その後の熱酸化時に、ポリシリコン層
８の側面が酸化される結果、ロコス膜５上に酸化膜片Ｏ
Ｈが残存する。この残存した酸化膜片ＯＨは剥離しやす
く、ダストの原因となる。そこで、酸化膜片ＯＨをゲー
ト電極１８でカバーすることにより、酸化膜片ＯＨの剥
離を防止している。
【００７０】なお、不揮発性メモリセルの動作、及び高
耐圧ＭＯＳトランジスタの耐圧特性については第１の実
施形態と同様のため、説明を省略する。
耐圧ＭＯＳトランジスタの耐圧特性については第１の実
施形態と同様のため、説明を省略する。
【００７１】
【発明の効果】このように、本発明によれば、不揮発性
メモリセルの特性を変動させることなく、不揮発性メモ
リセルと高耐圧ＭＯＳトランジスタとを同一半導体チッ
プ上に形成することができる。
メモリセルの特性を変動させることなく、不揮発性メモ
リセルと高耐圧ＭＯＳトランジスタとを同一半導体チッ
プ上に形成することができる。
【００７２】また、第１のシリコン層の側面を耐酸化膜
で被覆した状態で、熱酸化により浮遊ゲート形成領域上
にロコス形状の酸化膜を形成すると共に、ＭＯＳトラン
ジスタ形成領域にゲート絶縁膜を形成しているので、第
１のシリコン層の側面が酸化されないので、その側面が
酸化されることによるダストの発生や、上層に形成され
る層間絶縁膜の平坦性が阻害されることが防止される。
で被覆した状態で、熱酸化により浮遊ゲート形成領域上
にロコス形状の酸化膜を形成すると共に、ＭＯＳトラン
ジスタ形成領域にゲート絶縁膜を形成しているので、第
１のシリコン層の側面が酸化されないので、その側面が
酸化されることによるダストの発生や、上層に形成され
る層間絶縁膜の平坦性が阻害されることが防止される。
【００７３】また、第１のシリコン層の側面を耐酸化膜
で被覆しない状態で、熱酸化により浮遊ゲート形成領域
上にロコス形状の酸化膜を形成すると共に、ＭＯＳトラ
ンジスタ形成領域にゲート絶縁膜を形成する場合には、
第１のシリコン層の側面が酸化されるため、酸化膜片が
形成される。しかしながら、後の制御ゲートの形成工程
において、この酸化膜片を覆うように制御ゲートを形成
することにより、酸化膜片の剥離を防止することができ
る。
で被覆しない状態で、熱酸化により浮遊ゲート形成領域
上にロコス形状の酸化膜を形成すると共に、ＭＯＳトラ
ンジスタ形成領域にゲート絶縁膜を形成する場合には、
第１のシリコン層の側面が酸化されるため、酸化膜片が
形成される。しかしながら、後の制御ゲートの形成工程
において、この酸化膜片を覆うように制御ゲートを形成
することにより、酸化膜片の剥離を防止することができ
る。
【図１】本発明の第１の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図２】本発明の第１の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図３】本発明の第１の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図４】本発明の第１の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図５】本発明の第１の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図６】本発明の第１の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図７】本発明の第２の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図８】本発明の第２の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図９】本発明の第２の実施形態による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
【図１０】本発明の第２の実施形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１１】本発明の第２の実施形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１２】スプリットゲート型不揮発性半導体メモリセ
ルの断面図である。
ルの断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP02 EP15 EP25 EP43 EP53 ER02 ER17 ER22 NA02 PR03 PR07 PR10 PR12 PR44 PR54 ZA04 ZA05 ZA06 ZA07 ZA08 5F101 BA03 BA04 BA07 BA15 BA24 BA36 BB04 BC03 BC11 BD27 BD37 BE05 BE07 BH03 BH14 BH21
Claims (10)
- 【請求項１】 浮遊ゲート上に酸化膜を介して積層され
た制御ゲートを有する不揮発性メモリセルトランジスタ
と、ＭＯＳトランジスタとを同一半導体基板上に備える
半導体装置の製造方法において、 前記不揮発性メモリセルトランジスタの浮遊ゲート上の
酸化膜と前記ＭＯＳトランジスタのゲート絶縁膜とを同
一の熱酸化工程で同時に形成することを特徴とする半導
体装置の製造方法。 - 【請求項２】 浮遊ゲート上に酸化膜を介して積層され
た制御ゲートを有する不揮発性メモリセルトランジスタ
と、ＭＯＳトランジスタとを同一半導体基板上に備える
半導体装置の製造方法において、 半導体基板上にシリコン層を形成する工程と、 前記ＭＯＳトランジスタのゲート絶縁膜の形成領域上の
前記シリコン層を除去する工程と、 前記不揮発性メモリセルトランジスタの制御ゲートの形
成領域及び前記ＭＯＳトランジスタのゲート絶縁膜の形
成領域を除いて前記半導体基板上に耐酸化膜を形成する
工程と、 熱酸化により浮遊ゲートの形成領域上に酸化膜を形成す
ると共に前記ＭＯＳトランジスタの形成領域にゲート絶
縁膜を形成する工程と、 残存した耐酸化膜を除去する工程と、を有し、 これにより前記不揮発性メモリセルトランジスタの浮遊
ゲート上の酸化膜と前記ＭＯＳトランジスタのゲート絶
縁膜とを同時に形成することを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、前記耐酸化膜はシリコン窒化膜であることを
特徴とする半導体装置の製造方法。 - 【請求項４】 浮遊ゲート上に酸化膜を介して積層され
た制御ゲートを有する不揮発性メモリセルトランジスタ
と、ＭＯＳトランジスタとを同一半導体基板上に備える
半導体装置の製造方法において、 半導体基板上に第１のシリコン層を形成する工程と、 前記ＭＯＳトランジスタのゲート絶縁膜の形成領域上に
形成された前記第１のシリコン層を選択的にエッチング
することにより除去する工程と、 前記選択的なエッチングにより露出された第１のシリコ
ン層の側面を含む半導体基板の全面を耐酸化膜で被覆す
る工程と、 前記浮遊ゲートの形成領域上の耐酸化膜を選択的に除去
すると共に前記不揮発性メモリセルトランジスタの浮遊
ゲートの形成領域上の前記耐酸化膜を選択的に除去する
工程と、 熱酸化により前記浮遊ゲートの形成領域上に酸化膜を形
成すると共に前記ＭＯＳトランジスタの形成領域上にゲ
ート絶縁膜を形成する工程と、 残存した耐酸化膜を除去する工程と、 前記酸化膜をマスクとして、残存した前記第１のシリコ
ン層を除去することにより前記不揮発性メモリセルトラ
ンジスタの浮遊ゲートを形成する工程と、 前記ＭＯＳトランジスタの形成領域にゲート絶縁膜上を
含む半導体基板上の全面に前記不揮発性メモリセルのト
ンネル絶縁膜を形成する工程と、 前記半導体基板上の全面に第２のシリコン層を形成する
工程と、 この第２のシリコン層を選択的にエッチングすることに
より、前記不揮発性メモリセルの制御ゲート及びＭＯＳ
トランジスタのゲートを同時に形成する工程と、を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 請求項４に記載の半導体装置の製造方法
において、前記ＭＯＳトランジスタの形成領域のゲート
絶縁膜上に形成された前記トンネル絶縁膜を選択的に除
去する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項６】 請求項４、５に記載の半導体装置の製造
方法において、 前記耐酸化膜はシリコン窒化膜であることを特徴とする
半導体装置の製造方法。 - 【請求項７】 浮遊ゲート上に酸化膜を介して積層され
た制御ゲートを有する不揮発性メモリセルトランジスタ
と、ＭＯＳトランジスタとを同一半導体基板上に備える
半導体装置の製造方法において、 半導体基板上に第１のシリコン層を形成する工程と、 前記第１のシリコン層上に耐酸化膜を形成する工程と、 前記浮遊ゲートの形成領域上の耐酸化膜を選択的に除去
する工程と、 前記ＭＯＳトランジスタのゲート絶縁膜の形成領域上の
第１のシリコン層を選択的にエッチングすることにより
除去する工程と、 熱酸化により浮遊ゲート形成領域上に酸化膜、前記ＭＯ
Ｓトランジスタの形成領域上にゲート絶縁膜及び前記第
１のシリコン層の側面に酸化膜片を形成する工程と、 残存した耐酸化膜を除去する工程と、 前記酸化膜をマスクとして、残存した前記第１のシリコ
ン層を除去することにより前記不揮発性メモリセルトラ
ンジスタの浮遊ゲートを形成する工程と、 前記ＭＯＳトランジスタの形成領域にゲート絶縁膜上を
含む半導体基板上の全面に前記不揮発性メモリセルのト
ンネル絶縁膜を形成する工程と、 前記半導体基板上の全面に第２のシリコン層を形成する
工程と、 この第２のシリコン層を選択的にエッチングすることに
より、前記不揮発性メモリセルの制御ゲート及び前記Ｍ
ＯＳトランジスタのゲートを同時に形成する工程と、を
有することを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７に記載の半導体装置の製造方法
において、前記ＭＯＳトランジスタのゲートを、前記酸
化膜片を被覆するように形成することを特徴とする半導
体装置の製造方法。 - 【請求項９】 請求項７に記載の半導体装置の製造方法
において、前記ＭＯＳトランジスタの形成領域のゲート
絶縁膜上に形成された前記トンネル絶縁膜を選択的に除
去する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項１０】 請求項７、８、９に記載の半導体装置
の製造方法において、前記耐酸化膜はシリコン窒化膜で
あることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001159169A JP2002064156A (ja) | 2000-06-09 | 2001-05-28 | 半導体装置の製造方法 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000173357 | 2000-06-09 | ||
| JP2000-173357 | 2000-06-09 | ||
| JP2000-173356 | 2000-06-09 | ||
| JP2000173356 | 2000-06-09 | ||
| JP2001159169A JP2002064156A (ja) | 2000-06-09 | 2001-05-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064156A true JP2002064156A (ja) | 2002-02-28 |
Family
ID=27343675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001159169A Pending JP2002064156A (ja) | 2000-06-09 | 2001-05-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064156A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165767A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| KR100777525B1 (ko) | 2005-10-06 | 2007-11-16 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
-
2001
- 2001-05-28 JP JP2001159169A patent/JP2002064156A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100777525B1 (ko) | 2005-10-06 | 2007-11-16 | 산요덴키가부시키가이샤 | 반도체 장치의 제조 방법 |
| JP2007165767A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007165766A (ja) * | 2005-12-16 | 2007-06-28 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
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