KR100777525B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 메모리 트랜지스터의 동작 특성을 변동시키지 않고, 용이하게 메모리 트랜지스터와 고내압 M0S 트랜지스터를 동일 반도체 기판 상에 형성한다. 메모리 트랜지스터의 터널 절연막을 형성하는 공정과, M0S 트랜지스터의 게이트 절연막을 형성하는 공정을 별도의 공정으로 한다. 구체적으로는, 터널 절연막의 일부로 되는 절연막(9) 및 질화 실리콘막(10)을 전체면에 형성한 후, 포토레지스트층(11)을 이용해서 MOS 트랜지스터 형성 영역의 질화 실리콘막(10)을 선택적으로 제거한다. 다음으로, 남은 질화 실리콘막(10)을 내산화 마스크로 하여, MOS 트랜지스터 형성 영역을 선택적으로 산화하여, 임의의 막 두께를 갖는 MOS 트랜지스터의 게이트 절연막(12)을 형성시킨다.
절연막, 메모리 트랜지스터, 플로팅 게이트, 폴리실리콘막

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 5는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 6은 종래예에 따른 스플리트 게이트형 EEPROM의 메모리 셀을 설명하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 101: P형 반도체 기판
2: 필드 절연막
3: 절연막(제1 절연막)
4, 14: 폴리실리콘막
5, 10: 질화 실리콘막
6: 선택 산화 절연막
7, 106: 플로팅 게이트
7a: 첨예부
8: 게이트 절연막(메모리 트랜지스터)
9: 절연막(제2 절연막)
11: 포토레지스트층
12: 게이트 절연막(MOS 트랜지스터)
13: 측벽 절연막
15, 109: 컨트롤 게이트
16: 게이트 전극
20, 108: 터널 절연막
21, 103: 소스 영역
22, 110: 드레인 영역
30: 저농도의 드레인 영역
31: 저농도의 소스 영역
32: 고농도의 드레인 영역
33: 고농도의 소스 영역
50: P형 웰
100, 200: 메모리 트랜지스터
104: 채널 영역
105: 게이트 절연막
107: 두꺼운 산화 실리콘막
300: MOS 트랜지스터
[특허 문헌 1] 일본 특개평 11-284083호 공보
[특허 문헌 2] 일본 특개평 11-111936호 공보
본 발명은, 반도체 장치의 제조 방법에 관한 것으로, 특히, 스플리트 게이트형의 불휘발성 메모리 트랜지스터와 MOS 트랜지스터가 혼재된 반도체 장치의 제조 방법에 관한 것이다.
최근, 전기적으로 프로그램 및 소거 가능한 판독 전용 메모리 장치(이하, EEPROM이라고 함)는, 휴대 전화나 디지털 카메라 등의 응용 분야의 확대에 수반하여, 플래시 메모리로서 널리 보급되고 있다.
EEPROM은, 플로팅 게이트(부유 게이트)에 소정의 전하량이 축적되어 있는지의 여부에 의해, 2치 또는 그 이상의 다치의 디지털 데이터를 기억하고, 그 전하량에 따른 채널 영역의 도통의 변화를 검지함으로써, 디지털 데이터를 판독할 수 있는 것이다.
이 EEPROM은, 반도체 기판 상에 플로팅 게이트와 컨트롤 게이트가 순차적으로 적층된 구조를 갖는 스택 게이트형(Stacked-Gate Type)과, 플로팅 게이트와 컨트롤 게이트가 모두 반도체 기판의 채널 영역과 대향하는 구조를 갖는 스플리트 게이트형(Split-Gate Type)으로 분류된다.
도 6은, 일반적인 EEPROM의 구조로서, 스플리트 게이트형의 메모리 트랜지스터(100)의 단면도를 도시하고 있다.
스플리트 게이트형의 메모리 트랜지스터(100)의 구조에 대해 설명한다. P 형 반도체 기판(101)의 표면에 소정 간격을 두고 n+형의 드레인 영역(102) 및 n+형의 소스 영역(103)이 형성되고, 그들 사이에 채널 영역(104)이 형성되어 있다. 이 채널 영역(104)의 일부 상 및 소스 영역(103)의 일부 상에는, 게이트 절연막(105) 을 개재하여 플로팅 게이트(106)가 형성되어 있다. 플로팅 게이트(106) 상에는, 두꺼운 실리콘 산화막(107)이 형성되어 있다.
또한, 플로팅 게이트(106)의 측면 및 두꺼운 실리콘 산화막(107)의 상면의 일부를 피복하도록 터널 절연막(108)이 형성되어 있다. 터널 절연막(108) 상 및 채널 영역(104)의 일부 상에는 컨트롤 게이트(109)(제어 게이트)가 형성되어 있다.
스플리트 게이트형 EEPROM의 메모리 트랜지스터에 대해서는, 특허 문헌 1에 기재되어 있다.
그런데, 불휘발성 메모리 트랜지스터와, MOS 트랜지스터 등의 소자를 동일 반도체 기판 상에 혼재할 때에는, 가능한 한 공정의 간략화가 도모되어 있다. 그리고, 상기 관점으로부터, 메모리 트랜지스터와 MOS 트랜지스터를 동일 반도체 기판 상에 형성하는 경우에는, 메모리 트랜지스터의 터널 절연막으로 되는 절연막과, MOS 트랜지스터의 게이트 절연막으로 되는 절연막을 동일 공정에서 형성하는 것이 일반적이다(특허 문헌 2 참조).
메모리 트랜지스터와 MOS 트랜지스터를 동일 반도체 기판 상에 혼재하는 경우에는, 각각의 소자를 원하는 성능으로 할 필요가 있다. 따라서, 메모리 트랜지스터의 동작 특성(임계값 전압이나 메모리 전류값 등)을 고려하면, MOS 트랜지스터의 내압을 약 12V 이상으로 하는 것은 어려웠다. 종래의 제조 방법에서는, 상술한 바와 같이, 터널 절연막과 MOS 트랜지스터의 게이트 절연막의 제조 공정이 동일하기 때문에, 제조 공정을 간략화할 수 있는 점에서는 바람직하지만, M0S 트랜지스터를 고내압으로 하기 위해 게이트 절연막의 막 두께를 두껍게 하면, 동시에 메모리 트랜지스터의 터널 절연막의 막 두께도 지나치게 두꺼워져, 메모리 셀의 동작 특성이 열화된다. 구체적으로는, 터널 절연막 및 게이트 절연막의 막 두께를 22㎚ 정도로 반도체 장치를 구성하고 있었다.
그러나, 최근에는, 상술한 EEPROM을 로직 IC나 마이크로컴퓨터 등에 탑재한 시스템이 개발되고 있고, 보다 고전원 전압(예를 들면 25V)으로 동작하는 회로를 내장화하는 경우도 있다. 그 때문에, 이와 같은 고전원 전압에 따라, 보다 높은 내압을 갖는 MOS 트랜지스터를 동일 반도체 기판 상에 혼재할 필요가 발생하였다.
따라서, 본 발명의 목적은, 메모리 트랜지스터의 동작 특성을 변동시키지 않고, 용이하게 메모리 트랜지스터와 고내압 MOS 트랜지스터를 동일 반도체 기판 상에 형성하는 제조 방법을 제공하는 것이다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 그 주된 특징은 이하와 같다. 즉, 본 발명의 반도체 장치의 제조 방법은, 플로팅 게이트와, 상기 플로팅 게이트를 피복하도록 형성된 터널 절연막과, 상기 터널 절연막을 개재하여 플로팅 게이트 상에 형성된 컨트롤 게이트를 구비한 불휘발성 메모리 트랜지스터와, 적어도 하나의 MOS 트랜지스터를 동일 반도체 기판 상에 구비하는 반도체 장치의 제조 방법에서, 상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정은, 상기 반도체 기판 상에, 그 일부가 터널 절연막으로 이루어지는 절연막을 형성하는 공정과, 상기 절연막 상에 내산화막을 형성하는 공정과, 상기 MOS 트랜지스터의 형성 영역에 형성된 상기 내산화막을 제거하는 공정과, 상기 제거되어 있지 않은 내산화막을 마스크로 하여, 상기 MOS 트랜지스터의 형성 영역을 선택적으로 산화함으로써 상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정을 갖는 것을 특징으로 한다.
본 발명에 따르면, 메모리 트랜지스터의 터널 절연막의 막 두께와, MOS 트랜지스터의 게이트 절연막의 막 두께를 각각 임의의 막 두께로 형성할 수 있다.
또한, 본 발명은, 상기 MOS 트랜지스터의 게이트 절연막을 형성한 후에, 상기 내산화막 중, 상기 플로팅 게이트의 하부 근방의 상기 절연막을 피복하는 부분만을 성막시키는 공정을 갖는 것을 특징으로 한다. 본 발명에 따르면, 소위 리버스 터널링 불량의 발생을 방지하여, 데이터 기입 시에서의 오동작을 억제할 수 있다.
또한, 본 발명은, 내산화막이 질화 실리콘막인 것이 바람직하다. 또한, 내산화막이란, 산화되지 않은 성질의 막으로서, 본 발명에서는, 소정 영역 상에서 마스크의 기능을 갖고 있어, 내산화막에 의해 피복되어 있지 않은 영역을 선택적으로 산화시키는 것이다.
또한, 본 발명은, 터널 절연막의 막 두께에 비해 동일 반도체 기판 상에 형성시키는 MOS 트랜지스터의 게이트 절연막의 막 두께가 두꺼운 것을 특징으로 한다.
또한, 본 발명의 MOS 트랜지스터의 게이트 절연막을 형성하는 공정은, 상기절연막과 선택 산화 절연막으로 이루어지는 적층막으로서 형성하는 것을 특징으로 한다. 또한, 여기서 말하는 선택 산화 절연막이란, 상기 제거되어 있지 않은 내산화막을 마스크로 하여, 상기 MOS 트랜지스터의 형성 영역을 선택적으로 산화함으로써 형성되는 절연막이다.
또한, 본 발명의 MOS 트랜지스터의 게이트 절연막을 형성하는 공정은, 상기내산화막을 마스크로 하여 상기 절연막을 에칭 제거한 후에, 상기 MOS 트랜지스터의 형성 영역을 선택적으로 산화한 게이트 절연막으로 이루어지는 단층막으로서 형성하는 것을 특징으로 한다.
<실시예>
다음으로, 본 발명의 실시예에 따른 반도체 장치의 제조 방법에 대해, 도면을 참조하면서 설명한다. 또한, 이하의 설명에서는, P형 반도체 기판으로 이루어지는 반도체 장치의 제조 방법에 본 발명을 적용하는 예를 소개하지만, N형 반도체 기판으로 이루어지는 반도체 장치의 제조 방법에 본 발명을 적용하는 것으로 하여도 된다. 또한, 도 1∼도 5에서, 좌측에 메모리 트랜지스터 형성 영역이, 우측에 N채널형의 MOS 트랜지스터 형성 영역이 형성되어 있다.
우선, 도 1의 (a)에 도시한 바와 같이, MOS 트랜지스터 형성 영역의 P형 반도체 기판(1)의 표면에, P형 불순물(붕소)을 이온 주입하여, P형 웰(50)을 형성한다. 다음으로, 반도체 기판(1)의 표면에, 선택 산화법(Selective Oxidation Method)에 의해, 약 50O㎚의 막 두께를 갖는 필드 절연막(2)을 형성하고, 메모리 트랜지스터 형성 영역, MOS 트랜지스터 형성 영역의 소자 영역을 분리한다. 이것은, 소위 로커스(LOCOS)라고 불리고 있는 것이다.
다음으로, 반도체 기판(1)의 표면에 약 8㎚의 막 두께를 갖는 산화 실리콘막(Si02막)으로 이루어지는 절연막(3)(제1 절연막)을, 예를 들면, 열산화에 의해 형성한다. 이 절연막(3)은, 후술하는 바와 같이, 메모리 트랜지스터의 게이트 절연막(8)으로 되는 것이다.
계속해서, P형 반도체 기판(1)의 전체면에, 예를 들면, CVD법에 의해 약 150㎚의 막 두께를 갖는 폴리실리콘막(4)(Poly Silicon film)을 형성한다. 이 폴리실리콘막(4)은, 후술하는 바와 같이, 메모리 트랜지스터의 플로팅 게이트(7)로 되는 것이다. 또한, 폴리실리콘막이 아니라, 아몰퍼스 실리콘막을 이용하여도 된다.
다음으로, 해당 폴리실리콘막(4)의 전체면에 약 80㎚의 막 두께를 갖는 질화 실리콘막(5)(제1 질화 실리콘막)을, 예를 들면, CVD법에 의해 형성한다. 다음으로, 도시되지 않은 포토레지스트층을 마스크로 하여, 후에 플로팅 게이트(7)가 형성되는 소정 영역 상의 질화 실리콘막(5)을 선택적으로 에칭해서 폴리실리콘막(4)을 일부 노출시킨다.
그리고, 폴리실리콘막(4)의 해당 노출 부분을 선택적으로 열 산화함으로써, 도 1의 (b)에 도시한 바와 같이, 폴리실리콘막(4) 상에 약 150㎚의 막 두께를 갖는 선택 산화 절연막(6)을 형성한다. 또한, 이 때, 질화 실리콘막(5)은, 내산화 마스크로서 이용되고 있다. 따라서, 질화 실리콘막(5)에 의해 피복된 폴리실리콘막(4)의 표면이 산화되지 않는다.
선택 산화 절연막(6)은 예를 들면, 산화 실리콘막으로서, 그 중앙부의 막 두께가 두껍고, 단부로 갈수록 막 두께가 얇아지고 있다. 중앙부가 두꺼운 것은, 메모리 트랜지스터의 플로팅 게이트와 컨트롤 게이트의 용량 결합을 약하게 하기 때문이다.
다음으로, 선택 산화 절연막(6)을 마스크로 하여 전체면을 에칭하고, 도 1의 (c)에 도시한 바와 같이, 질화 실리콘막(5) 및 폴리 실리콘막(4)을 선택적으로 제거한다. 이 에칭에 의해, 선택 산화 절연막(6) 아래에 메모리 트랜지스트의 플로팅 게이트(7)가 적층되어 형성된다. 또한, 폴리실리콘막(4)의 에칭 방법으로서는, 예를 들면, 이방성 에칭법(Anisotropic Etching)을 이용하는 것이 높은 에칭 정밀도를 얻기 때문에 바람직하다. 이 경우, 에칭 가스로서는, 예를 들면, HBr, Cl2의 혼합 가스 등이 이용된다.
그 결과, 플로팅 게이트(7)의 각은 첨예한 형상으로 가공된다(이하, 첨예부(7a)라고 칭함). 그 때문에, 후술하는 바와 같이, 플로팅 게이트(7)로부터 컨트롤 게이트에의 터널 전류가 흐르기 쉬워진다. 또한, 플로팅 게이트(7) 아래의 절 연막(3)을 메모리 트랜지스터의 게이트 절연막(8)으로 한다.
다음으로, 도 2의 (a)에 도시한 바와 같이, P형 반도체 기판(1)의 전체면에, 약 15㎚의 막 두께의 절연막(9)(제2 절연막)을 예를 들면, CVD법에 의해 형성한다. 이 절연막(9)은, 예를 들면, 모노실란, 테트라 에톡시 실란 등을 이용한 HTO(High Temperature 0xide)막으로서, 후술하는 바와 같이, 메모리 트랜지스터의 터널 절연막(20)으로 되는 것이다. 또한, MOS 트랜지스터의 게이트 절연막(12)의 일부로 이루어질 수 있는 것이다.
또한, 반도체 기판(1) 표면에 형성되는 절연막(9)과, 플로팅 게이트(7)의 측면에 형성되는 절연막(9)이 서로 겹쳐, 플로팅 게이트(7)의 하각부에서, 절연막(9)의 형상이 플로팅 게이트(7)측으로 첨예하게 들어간 상태로 되는 경우가 있다. 또한, 절연막(9)을 형성하기 전에, 약 8㎚의 막 두께의 열 산화막을 형성하고, 이 열 산화막과 절연막(9)으로 터널 절연막(20)이나 게이트 절연막(12)의 일부를 구성하는 것이어도 된다.
다음으로, 절연막(9)의 전체면에, 약 20㎚의 막 두께를 갖는 질화 실리콘막(10)(제2 질화 실리콘막)을 예를 들면, CVD법에 의해 형성한다. 이 질화 실리콘막(10)은 후술하는 바와 같이, 메모리 트랜지스터의 측벽 절연막(13)으로 되어, 리버스 터널링 불량을 방지하는 것이다. 또한, 질화 실리콘막(10)은, 후술하는 바와 같이, MOS 트랜지스터의 게이트 절연막(12)을 형성할 때의 내산화 마스크서의 역할을 갖는 것이기도 하다.
다음으로, 도 2의 (b)에 도시한 바와 같이, MOS 트랜지스터 형성 영역에 개 구부를 갖는 포토레지스트층(11)을 노광 및 현상 처리에 의해 선택적으로 형성한다. 다음으로, 포토레지스트층(11)을 마스크로 하여, MOS 트랜지스터 형성 영역의 질화 실리콘막(10)을 에칭에 의해 제거한다.
다음으로, 도 2의 (c)에 도시한 바와 같이, MOS 트랜지스터 형성 영역의 절연막(9)을 개재하여 이온 주입 및 열 확산에 의해 MOS 트랜지스터의 소스 영역 및 드레인 영역을 형성한다. 구체적으로는, 도시되지 않은 포토레지스트층을 마스크로 하여, n형 불순물, 예를 들면, 인 이온을 가속 전압 80KeV, 주입량 1×1013/㎠의 주입 조건으로 이온 주입한다. 이에 의해, 저농도(n-)의 드레인 영역(30) 및 저농도(n-)의 소스 영역(31)을 형성한다. 또한, 본 실시예에서는, 이 단계에서, MOS 트랜지스터의 저농도(n-)의 소스·드레인 영역을 형성하고 있지만, 후술하는 게이트 절연막(12)의 형성 후에, 저농도(n-)의 소스·드레인 영역을 형성하여도 된다.
다음으로, 도 3의 (a)에 도시한 바와 같이, 질화 실리콘막(10)을 마스크로 하여, MOS 트랜지스터 형성 영역의 절연막(9)을 에칭 제거한다. 또한, 해당 절연막(9)을 에칭 제거하지 않고, 게이트 절연막(12)의 일부로서 이용할 수도 있다.
다음으로, 도 3의 (b)에 도시한 바와 같이, 질화 실리콘막(10)을 마스크로 하여, MOS 트랜지스터 형성 영역의 P형 반도체 기판(1) 상에 약 55㎚의 막 두께의 게이트 절연막(12)(제3 절연막, 선택 산화 절연막)을 예를 들면, 열 산화법에 의해 형성한다. 이 때, 메모리 트랜지스터 형성 영역에서는, 질화 실리콘막(10)이 내산 화 마스크로서 이용되고 있다. 또한, 해당 열 산화 전에 상기 절연막(9)을 제거하고 있는 경우에는, 게이트 절연막(12)은 단층 구조이다. 또한, 상술한 바와 같이 절연막(9)을 에칭 제거하지 않은 경우에는, 절연막(9)과 본 공정에 의한 선택 산화 절연막의 실리콘 산화막끼리 이루어지는 적층막으로 된다.
이와 같이, 본 실시예에서는 메모리 트랜지스터의 터널 절연막의 형성 공정과, MOS 트랜지스터의 게이트 절연막의 형성 공정이 상이한 공정으로 되어 있다. 따라서, 터널 절연막의 막 두께보다도 두꺼운 막 두께를 갖는 고내압의 게이트 절연막을 용이하게 형성할 수 있다. 또한, 후술하는 측벽 절연막(13)을 구성하는 질화 실리콘막(10)을 게이트 절연막(12) 형성용의 마스크로서 이용하고 있기 때문에, 제조 공정의 합리화가 도모된다.
다음으로, 도 3의 (c)에 도시한 바와 같이, P형 반도체 기판(1) 상의 질화 실리콘막(10)을 이방성 에칭에 의해 제거한다. 여기서, 질화 실리콘막(10) 중, 플로팅 게이트(7)의 하부 근방의 절연막(9)을 피복하는 부분만을 성막시킨다. 이 질화 실리콘막(10)의 성막부를 측벽 절연막(13)으로 한다. 또한, 해당 측벽 절연막(13)의 높이는, 플로팅 게이트(7)의 절반의 높이, 예를 들면, 25㎚ 정도의 높이이고, 폭이 10㎚ 정도가 적당하다.
다음으로, 도 4의 (a)에 도시한 바와 같이, P형 반도체 기판(1) 전체면에 절연막(9) 및 측벽 절연막(13)을 피복하도록, 약 100㎚의 막 두께의 폴리실리콘막(14)(제2 폴리실리콘막)을 예를 들면, CVD법에 의해 형성한다. 또한, 폴리실리콘막이 아니라 폴리사이드막 등의 도전막이어도 된다.
다음으로, 도 4의 (b)에 도시한 바와 같이, 도시되지 않은 포토레지스트층을 이용해서 폴리실리콘막(14)을 패터닝하여, 메모리 트랜지스터 형성 영역에 컨트롤 게이트(15)를, MOS 트랜지스터 형성 영역에 게이트 전극(16)을 형성한다. 또한, 플로팅 게이트(7)의 측벽 및 선택 산화 절연막(6)의 일부 상을 피복하는 절연막(9)을 패터닝하여, 터널 절연막(20)을 형성한다. 또한, 상술한 절연막(9)의 패터닝 공정은 생략하여도 상관없는 것이며, 상기 절연막(9)이 그대로 터널 절연막(20)으로 되는 것이어도 된다.
다음으로, 도시되지 않은 포토레지스트층을 마스크로 하여, 도 4의 (c)에 도시한 바와 같이, n형의 불순물, 예를 들면, 인 이온을 가속 전압 40KeV, 주입량 4×1015/㎠의 주입 조건으로 메모리 트랜지스터 형성 영역의 P형 반도체 기판(1) 표면에 주입하여, 열 확산한다. 이에 의해, 플로팅 게이트(7)의 일단에 자기 정합(Self-aligned)한 소스 영역(21)을 형성한다. 또한, 소스 영역(21)의 저항을 낮출 목적으로, 인 이온 외에, 비소 이온을 원하는 조건으로 주입하여도 된다.
다음으로, 도 5에 도시한 바와 같이, 도시되지 않은 포토레지스트층을 마스크로 하여, n형 불순물, 예를 들면, 비소 이온을 가속 전압 60KeV, 주입량 2×1015/㎠의 주입 조건으로 이온 주입하여, 열 확산한다. 이에 의해, 메모리 트랜지스터 형성 영역에 고농도(n+)의 드레인 영역(22)을 형성하고, MOS 트랜지스터 영역에 고농도(n+)의 드레인 영역(32) 및 고농도(n+)의 소스 영역(33)을 형성한다.
이상, 메모리 트랜지스터 형성 영역에 메모리 트랜지스터(200)가 형성되고, MOS 트랜지스터 형성 영역에, 고내압의 MOS 트랜지스터(300)가 형성된다. 또한, 이후에는, 일반적인 제조 프로세스에 따라, P형 반도체 기판(1) 상에 소정의 층간 절연막이나 다층 배선을 형성함으로써, 원하는 반도체 장치를 실현할 수 있다.
본 실시예에 따른 반도체 장치에서는, 메모리 트랜지스터(200)의 터널 절연막(20)과, MOS 트랜지스터(300)의 게이트 절연막(12)이 별도의 공정에서 형성되어 있어, 각각 임의의 막 두께로 할 수 있다. 그 때문에, 메모리 셀 트랜지스터(200)에 요구되는 성질과, MOS 트랜지스터(300)에 요구되는 성질의 양자를 만족시키는 반도체 장치를 제조할 수 있다.
또한, 이상의 공정은, 반드시 이 순서, 및 온도나 이온 주입 등의 조건으로 제조 공정이 행해지는 것을 의미하고 있지는 않다. 따라서, 본 발명의 효과를 발휘하는 범위에서 그 순서 및 조건을 바꾸는 것은 가능하다.
다음으로, 본 구성의 메모리 트랜지스터(200)의 동작을 설명하면 이하와 같다. 우선, 디지털 데이터의 기입 시에는, 컨트롤 게이트(15)과 소스 영역(21)에 소정의 전위(예를 들면, P형 반도체 기판(1)에 0V, 컨트롤 게이트(15)에 2V, 소스 영역(21)에 10V)를 인가하고, 채널 영역에 전류를 흘림으로써, 게이트 절연막(8)을 통해 플로팅 게이트(7)에 채널 핫 일렉트론(Channel Hot Electron)을 주입한다. 플로팅 게이트(7)에 주입된 채널 핫 일렉트론은 전하로서 플로팅 게이트(7) 내에 유지된다.
여기서, 선택 산화 절연막(6)의 역할은 컨트롤 게이트(15)과 플로팅 게이 트(7)의 용량 결합을 약하게 하는 것이다. 이에 의해, 플로팅 게이트(7)와 소스 영역(21)의 용량 결합은, 컨트롤 게이트(15)와 플로팅 게이트(7)의 용량 결합에 비해서 상대적으로 커지기 때문에, 소스 영역(21)에 부여한 전위에 의해 플로팅 게이트(7)의 전위가 상승하여, 채널 핫 일렉트론의 플로팅 게이트(7)에의 주입 효율이 향상된다.
한편, 메모리 트랜지스터(200)에 기억된 디지털 데이터를 소거할 때에는, 드레인 영역(22) 및 소스 영역(21)을 접지하고, 컨트롤 게이트(15)에 소정의 전위(예를 들면 13V)를 인가함으로써, 터널 절연막(20)에 파울러 노드하임 터널 전류(Fowler-Nordheim Tunneling Current)를 흘리고, 플로팅 게이트(7)에 축적된 전자를 컨트롤 게이트(15)로 뽑아낸다. 이 때, 플로팅 게이트(7)의 단부에는 첨예부(7a)가 형성되어 있기 때문에, 이 부분에 전계 집중이 발생하여, 비교적 낮은 컨트롤 게이트 전위에서 파울러 노드 하임 터널 전류를 흘릴 수 있어, 효율적인 데이터소거를 행할 수 있다.
또한, 상기 메모리 셀에 기억된 데이터를 판독할 때는, 컨트롤 게이트(15) 및 드레인 영역(22)에 소정의 전위(예를 들면 2V)를 인가한다. 그렇게 하면, 플로팅 게이트(7)에 축적된 전자의 전하량에 따라 채널 전류가 흐르고, 이 전류를 전류 센스 앰프에서 검지함으로써 데이터의 판독을 행할 수 있다. 이와 같이, 메모리 트랜지스터(200)에서는, 플로팅 게이트(7)에 전하량이 축적되어 있는지의 여부에 의해, 2치 또는 그 이상의 다치의 디지털 데이터를 기억하고, 또한, 그 전하량에 따른 채널 영역의 도통의 변화를 검지함으로써, 디지털 데이터를 판독할 수 있다.
또한, 본 구성에서는, 플로팅 게이트(7)의 하부 근방을 피복하는 터널 절연막(20) 상에 측벽 절연막(13)이 형성되고, 또한 해당 측벽 절연막(13)을 피복해서 컨트롤 게이트(15)가 형성되어 있다. 그 때문에, 컨트롤 게이트(15)가 플로팅 게이트(7)의 하각부측에 첨예하게 들어가지 않아, 플로팅 게이트(7)와 컨트롤 게이트(15) 사이가 좁아지지 않는다. 따라서, 본 발명은 리버스 터널링 불량의 발생을 방지하여, 데이터 기입 시에서의 오동작을 억제하는 메모리 트랜지스터를 구비한 반도체 장치의 제조 방법을 제공하는 것이기도 하다. 또한, 리버스 터널링 불량이란, 데이터 기입을 위해 소정의 전압을 인가했을 때에, 플로팅 게이트와 컨트롤 게이트의 전위차가 커져, 상기 플로팅 게이트측에 들어간 컨트롤 게이트의 첨예 부분으로부터 전자가 배출되어, 그 전자가 플로팅 게이트에 잘못 주입되어 버리는 현상이다.
또한, 본 실시예에서는 메모리 트랜지스터 형성 영역과 고내압의 MOS 트랜지스터 형성 영역에 각각 형성되는 메모리 트랜지스터(200)와 고내압의 MOS 트랜지스터(300)에 대해 설명하였지만, 본 발명의 반도체 장치는, 약 7㎚∼12㎚의 열 산화막으로 이루어지는 게이트 산화막을 갖는 저내압의 MOS 트랜지스터와, 상기 터널 산화막(20)과 동일한 막 두께를 갖는 중내압용의 MOS 트랜지스터가 혼재되어, 저내압용, 중내압용, 그리고 상기 고내압용의 MOS 트랜지스터용으로, 각각 막 두께가 상이한 3종류의 게이트 산화막이 형성되는 것이다.
본 발명에 따르면, 메모리 트랜지스터의 터널 절연막의 막 두께와, MOS 트랜 지스터의 게이트 절연막의 막 두께를 각각 임의의 막 두께로 형성할 수 있다. 따라서, 원하는 특성을 갖는 메모리 트랜지스터를 형성함과 함께, 보다 고내압(예를 들면, 12V 이상의 내압)을 갖는 MOS 트랜지스터도 동일 반도체 기판 상에 형성할 수 있다.
또한, 소위 리버스 터널링 불량의 발생을 방지하여, 데이터 기입 시에서의 오동작을 억제하는 메모리 트랜지스터를 구비한 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (6)

  1. 플로팅 게이트와, 상기 플로팅 게이트를 피복하도록 형성된 터널 절연막과, 상기 터널 절연막을 개재하여 플로팅 게이트 상에 형성된 컨트롤 게이트를 구비한 불휘발성 메모리 트랜지스터와,
    적어도 1개의 MOS 트랜지스터를 동일 반도체 기판 상에 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정은,
    상기 반도체 기판 상에, 그 일부가 터널 절연막으로 이루어지는 절연막을 형성하는 공정과,
    상기 절연막 상에 내산화막을 형성하는 공정과,
    상기 MOS 트랜지스터의 형성 영역에 형성된 상기 내산화막을 제거하는 공정과,
    상기 제거되어 있지 않은 내산화막을 마스크로 하여, 상기 MOS 트랜지스터의 형성 영역을 선택적으로 산화함으로써 상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 MOS 트랜지스터의 게이트 절연막을 형성한 후에,
    상기 내산화막 중, 상기 플로팅 게이트의 하부 근방의 상기 절연막을 피복하는 부분만을 성막시키는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 내산화막은 질화 실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 터널 절연막의 막 두께에 비해 상기 MOS 트랜지스터의 게이트 절연막의 막 두께가 두꺼운 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정은, 상기 절연막과 선택 산화 절연막으로 이루어지는 적층막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 MOS 트랜지스터의 게이트 절연막을 형성하는 공정은, 상기 내산화막을 마스크로 하여 상기 절연막을 에칭 제거한 후에, 상기 MOS 트랜지스터의 형성 영역 을 선택적으로 산화한 게이트 절연막으로 이루어지는 단층막으로서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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