KR20010070035A - 불휘발성 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
정확한 메모리 셀을 판독할 수 있고, 고집적화에 적합하며, 제조 양품 율이 높은 불휘발성 반도체 기억 장치를 제공한다.
불휘발성 반도체 기억 장치의 제조 방법이, 트렌치 분리에 끼워진 반도체 기판의 표면에, 소스 영역과 드레인 영역을 형성하고, 해당 소스 영역과 해당 드레인 영역에 끼워진 채널 영역상에, 터널막을 거쳐서 플로팅 게이트 전극을 형성하는 불휘발성 반도체 기억 장치의 제조 방법에 있어서, 해당 반도체 기판의 표면으로부터 돌출한 적어도 2개의 트렌치 분리를 형성하는 분리 공정과, 해당 소스 영역과 해당 드레인 영역을 형성하는 소스/드레인 영역 형성 공정과, 해당 소스/드레인 영역 형성 공정 후에, 해당 플로팅 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함한다.
Description
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히, 트렌치 분리를 이용하여 자기 정합적으로 플로팅 게이트 전극을 형성한 불휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
도 16 내지 도 18에 종래의 불휘발성 반도체 기억 장치의 제조 방법을 도시한다.
도 16(a)에 도시하는 바와 같이, 우선, 일반적인 방법을 이용하여 실리콘 반도체 기판(1)의 주 표면에, 선 형상의 트렌치 분리(2)를 형성한다. 이어서, 반도체 기판(1)의 표면을 산화하여, 산화 실리콘으로 이루어지는 터널막(3)을 형성한다. 다음에, 다결정 실리콘층을 퇴적하여, 리소그래피 기술을 이용하여 플로팅 게이트 전극(4)을 형성한다. 플로팅 게이트 전극(4)은 트렌치 분리(2)와 동일한 방향에 선 형상으로 형성된다. 다음에, N형의 이온을 주입하여, 트렌치 분리(2)와 평행하게 N-확산층(5)을 형성한다.
다음에, 도 16(b)에 도시하는 바와 같이 반도체 기판(1)의 전면에 산화 실리콘으로 이루어지는 절연막을 퇴적한다. 계속해서, 절연층을 에칭백하여, 플로팅 게이트 전극(4)의 측벽에 절연막을 남겨, 사이드 스페이서(6)를 형성한다. 계속해서, 이온 주입에 의해, N+확산층(7)을 트렌치 분리(2)와 평행하게 형성한다.
다음에, 도 16(c)에 도시하는 바와 같이, 반도체 기판(1)의 전면에, 후막 절연막(8')을 퇴적한다. 후막 절연막(8')의 막 두께는 5000∼8000Å 정도이다.
다음에, 도 17(d)에 도시하는 바와 같이 CMP법을 이용하여, 플로팅 게이트 전극(4)의 표면이 노출할 때까지, 후막 절연막(8')을 제거하여, 평탄화막(8)을 형성한다.
다음에, 도 17(e)에 도시하는 바와 같이, 핀(fin)형 플로팅 게이트 전극(9)을 형성하기 위해서, 다결정 실리콘층을 퇴적하고, 계속해서, 다결정 실리콘층을 가공하여, 핀형 플로팅 게이트 전극(9)을 형성한다. 핀형 플로팅 게이트 전극(9)은 플로팅 게이트 전극(4)과 동일한 방향에 선 형상으로 형성된다.
다음에, 도 17(f)에 도시하는 바와 같이 핀형 플로팅 게이트 전극(9)과 평탄화막(8)의 위에, 인터폴리(interpoly) 절연막(10)을 형성한다. 인터폴리 절연막(10)에는, 예컨대, 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막(ONO막)이나, 실리콘 산화막/실리콘 질화막/실리콘 산화막/실리콘 질화막의 적층막(ONON)이 이용된다.
다음에, 인터폴리 절연막(10)상에 도전막/절연막의 2층막(11)을 퇴적한다.
이 후, 도 18(g)에 도시하는 바와 같이, 워드선의 영역에는 2층막을 남겨, 이것을 제어 전극(11)으로 한다. 한편, 워드선 이외의 영역은 도 18(h)에 도시하는 바와 같이, 2층막(11)을 제거한다.
또한, 워드선 이외의 영역에서는, 도 18i에 도시하는 바와 같이 인터폴리 절연막(10), 핀형 플로팅 게이트 전극(9), 플로팅 게이트 전극(4)을 제거한다.
이상의 공정에서, 도 19에 나타내는 불휘발성 반도체 기억 장치가 완성된다. 도 19(a)는 불휘발성 반도체 기억 장치의 평면도이다. 또한, 도 19(b)는 워드선의 영역에서의 단면도(A-A에서의 단면도)이고, 도 19c는, 워드선 이외의 영역에서의 단면도(B-B에서의 단면도)이다.
도 19에 도시하는 불휘발성 반도체 기억 장치에서는, N-확산층(5)과 N+확산층(7)이 트렌치 분리(2)와 평행하게 형성되어 있고, 메모리 셀의 소스/드레인 영역을 형성하고 있다. 이러한 소스 영역, 드레인 영역은 소스선, 드레인선으로 지칭되고, 2개를 합쳐서 비트선으로 지칭된다. 또한, 제어 전극(11)은 트렌치 분리(2)와는 직교하여 마련되며, 워드선으로 지칭된다.
도 20에 이러한 불휘발성 반도체 기억 장치의 등가 회로도를 도시한다.
이러한 등가 회로 도면에 있어서, n개의 메모리 셀 중, 1번째로부터 n-1번째까지의 메모리 셀이 기입 상태이고, n번째의 메모리 셀만이 소거 상태인 경우에 있어서, n번째의 메모리 셀을 판독하는 때는, 예컨대, 도 20에 도시하는 바와 같이 드레인선에 1V 정도, 소스선에 OV, 반도체 기판에 OV, 1번째로부터 n-1번째까지의 워드선에는 0V, n 번째의 워드선에는 5V 정도의 전압을 각각 인가하는 것이 필요하게 된다.
그러나, 이러한 휘발성 반도체 기억 장치에서는, 리소그래피의 정밀도에 의해, 플로팅 게이트 전극(4)이 2개의 트렌치 분리(2)의 중앙으로부터 어긋나 형성되는 경우도 있다. 즉, 플로팅 게이트 전극(4)은 2개의 트렌치 분리(2)가 형성된 후에, 2개의 트렌치 분리(2)에 대하여 마스크 맞춤을 실행하여, 이들의 중앙에 형성되지만, 리소그래피의 정밀도에 의해, 중앙으로부터 어긋나는 경우도 있다.
따라서, 도 19(b)에 있어서, 플로팅 게이트 전극(4)이 우측의 트렌치 분리(2)쪽으로 어긋나 형성된 경우, 우측의 N-확산층(5)과 N+확산층(7)의 폭이 좁게 되고, 한편, 좌측의 N-확산층(5)과 N+확산층(7)의 폭이 넓게 된다. 이 결과, 우측의 드레인선의 저항치가 좌측의 소스선의 저항치보다도 높게 된다.
이와 같이 드레인선의 저항치가 높은 경우에는, 드레인선의 저항에 의해 전압 강하가 발생하기 때문에, 드레인선에 1V의 전압을 인가하더라도, n번째의 메모리 셀의 드레인에는 1V의 전압이 인가되지 않게 된다. 이 결과, 메모리 셀이 소거 상태인 경우에, n번째의 메모리 셀에 흐르는 전류 I read보다 작은 전류만이 메모리 셀로 흐르고, n번째의 메모리 셀이 기입 상태라고 잘못하여 판정하게 되는 경우도 있었다.
또한, 플로팅 게이트 전극(4)이 2개의 트렌치 분리(2)의 중앙으로부터 어긋나 형성되어, 소스선 또는 드레인선의 저항치가 높게 되는 것을 고려하면, 트렌치 분리(2)의 간격은 포토리소그래피 공정의 최소 해상도 F의 3배 이상으로 하지 않으면 안 되었다. 이 때문에, 도 19(a)에 도시하는 바와 같이, 단위 메모리 셀(20)은, 최소 세로가 2F, 가로가 4F로 되고, 그 면적은 8F2보다 작을 수 없었다.
또한, 도 18(i)에 도시하는 바와 같이, 워드선 이외의 영역의 플로팅 게이트 전극(4)을 건식 에칭하는 경우, 사이드 스페이서(6)의 그림자가 되는 부분에 에칭잔여물(12)이 남아, 이웃하는 메모리 셀의 플로팅 게이트 전극(4)간이 전기적으로 단락하는 경우도 있었다.
그래서, 본 발명의 제 1 목적은, 플로팅 게이트 전극(4)을 트렌치 분리(2)의 중앙에 형성하여, 메모리 셀의 기입/소거의 정보를 올바르게 검출할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 제 2 목적은, 단위 메모리 셀의 면적을 8F2보다 작게 하여, 집적도를 높게 한 불휘발성 반도체 기억 장치를 제공하는 것이다.
또한, 본 발명의 제 3 목적은, 사이드 스페이서(6)의 측벽에 에칭 잔여물(12)을 남기지 않게 하여, 메모리 셀간의 단락을 방지한 불휘발성 반도체 기억 장치를 제공하는 것이다.
도 l은 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 2는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 3은 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 4는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 5는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 6(a)는 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 평면도,
도 6(b)는 도 6(a)의 A-A에서의 단면도,
도 6(c)는 도 6(a)의 B-B에서의 단면도,
도 7은 본 발명의 실시예 1에 따른 메모리 셀의 단면도,
도 8은 본 발명의 실시예 1에 따른 메모리 셀의 게이트 전압 Vg과 소스/드레인 전류 Ids의 관계를 도시한 도면,
도 9는 본 발명의 실시예 1에 따른 메모리 셀의 등가 회로도,
도 10은 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 11은 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 12는 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 13은 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 14는 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 15(a)는 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 평면도,
도 15(b)는 도 15(a)의 A-A에서의 단면도,
도 15(c)는 도 15(a(의 B-B에서의 단면도,
도 16은 종래의 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 17은 종래의 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 18은 종래의 불휘발성 반도체 기억 장치의 제조 공정의 단면도,
도 19(a)는 종래의 불휘발성 반도체 기억 장치의 평면도,
도 19(b)는 도 19(a)의 A-A에서의 단면도,
도 19(c)는 도 19(a)의 B-B에서의 단면도,
도 20은 종래의 불휘발성 반도체 기억 장치의 등가 회로도.
도면의 주요 부분에 대한 부호의 설명
301 : 반도체 기판 302 : 트렌치 분리
304 : N-확산층 306 : N+확산층
308 : 터널막 309 : 플로팅 게이트 전극
310 : 인터폴리 절연막 311 : 제어 게이트 전극(워드선)
본 발명은, 트렌치 분리에 끼워진 반도체 기판의 표면에 소스 영역과 드레인 영역을 형성하고, 해당 소스 영역과 해당 드레인 영역에 끼워진 채널 영역 상에 터널막을 거쳐서 플로팅 게이트 전극을 형성하는 불휘발성 반도체 기억 장치의 제조 방법에 있어서, 상단이 해당 반도체 기판의 표면으로부터 돌출한 적어도 2개의 트렌치 분리를 형성하는 분리 공정과, 해당 소스 영역과 해당 드레인 영역을 형성하는 소스/드레인 영역 형성 공정과, 해당 소스/드레인 영역 형성 공정 후에, 해당 플로팅 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법이다.
이와 같이, 소스/드레인 영역 형성 공정 후에, 플로팅 게이트 전극을 형성하는 것에 의해, 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하는 것이 가능해져, 소스 영역과 드레인 영역의 폭을 동등하게 할 수 있다. 이에 따라, 소스 영역과 드레인 영역의 저항치가 동등하게 되어, 메모리 셀의 기억 내용의 판독 오류를방지할 수 있다.
또한, 본 발명은, 상기 소스/드레인 영역 형성 공정이 상기 트렌치 분리가 마련된 상기 반도체 기판의 전면에, 도전성 불순물을 포함하는 산화막을 형성하는 공정과, 해당 산화막을 에칭하고, 해당 반도체 기판의 표면으로부터 돌출한 트렌치 분리의 측벽에 해당 산화막을 자기 정합적으로 남겨, 사이드 스페이서로 하는 공정과, 해당 사이드 스페이서에 포함된 해당 도전성 불순물을 해당 사이드 스페이서의 하부의 해당 반도체 기판에 확산시키고, 해당 트렌치 분리에 인접한 확산 영역을 형성하여, 해당 확산 영역을 해당 소스 영역 또는 해당 드레인 영역으로 하는 공정을 포함하는 제조 방법이다.
이와 같이, 자기 정합적으로 형성한 사이드 스페이서를 이용하여, 소스/드레인 영역을 형성하는 것에 의해, 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하는 것이 가능해진다.
또한, 본 발명은, 상기 소스/드레인 영역 형성 공정이 상기 트렌치 분리가 마련된 상기 반도체 기판의 전면에 도전성 불순물을 포함하는 제 1 산화막을 형성하는 공정과, 해당 제 1 산화막을 에칭하고, 해당 반도체 기판의 표면으로부터 돌출한 트렌치 분리의 측벽에 해당 제 1 산화막을 자기 정합적으로 남겨, 제 1 사이드 스페이서로 하는 공정과, 해당 반도체 기판의 전면에 해당 제 1 사이드 스페이서보다 낮은 농도의 도전성 불순물을 포함하는 제 2 산화막을 형성하는 공정과, 해당 제 2 산화막을 에칭하고, 해당 제 1 사이드 스페이서의 측벽에 해당 제 2 산화막을 자기 정합적으로 남겨, 제 2 사이드 스페이서로 하는 공정과, 해당 제 1 사이드 스페이서 및 해당 제 2 사이드 스페이서에 포함된 해당 도전성 불순물을 해당 제 1 사이드 스페이서 및 해당 제 2 사이드 스페이서 하부의 해당 반도체 기판에 확산시키고, 해당 트렌치 분리에 인접한 고농도 확산 영역과, 해당 고농도 확산 영역에 인접한 저농도 확산 영역을 형성하여, 해당 고농도 확산 영역과 해당 저농도 확산 영역으로 이루어지는 해당 소스 영역 또는 해당 드레인 영역을 형성하는 공정을 포함하는 제조 방법이다.
이러한 제조 방법을 이용하는 것에 의해, 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하는 것이 가능해진다.
또한, 이러한 제조 방법을 이용하는 것에 의해, 메모리 셀을 LDD 구조로 할 수 있어, 안정성이 높은 메모리 셀을 얻을 수 있다.
또한, 본 발명은, 상기 소스/드레인 영역 형성 공정이 상기 트렌치 분리에 끼워진 상기 반도체 기판의 표면에 제 1 도전형 불순물을 주입하여, 제 1 도전성 영역을 형성하는 공정과, 상기 반도체 기판의 전면에 산화막을 형성하는 공정과, 해당 산화막을 에칭하고, 해당 반도체 기판의 표면으로부터 돌출한 트렌치 분리의 측벽에 해당 산화막을 자기 정합적으로 남겨, 사이드 스페이서로 하는 공정과, 해당 사이드 스페이서를 주입 마스크로 하여, 해당 반도체 기판에 제 2 도전형 불순물을 주입하고, 제 2 도전형 불순물이 주입된 해당 제 1 도전성 영역을 제 2 도전형의 상기 채널 영역으로 하여, 해당 채널 영역을 사이에 두도록 남겨진 해당 제 1도전성 영역을 해당 소스 영역 또는 해당 드레인 영역으로 하는 공정을 포함하는 제조 방법이다.
이와 같이, 자기 정합적으로 형성한 사이드 스페이서를 이용하여, 소스/드레인 영역을 형성하는 것에 의해, 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하는 것이 가능해진다.
또한, 본 발명은, 상기 소스/드레인 영역 형성 공정이 상기 트렌치 분리에 끼워진 상기 반도체 기판의 표면에 제 1 도전형 불순물을 주입하여, 제 1 도전성 영역을 형성하는 공정과, 상기 반도체 기판의 전면에 제 1 산화막을 형성하는 공정과, 해당 제 1 산화막을 에칭하고, 해당 반도체 기판의 표면으로부터 돌출한 트렌치 분리의 측벽에 해당 제 1 산화막을 자기 정합적으로 남겨, 제 1 사이드 스페이서로 하는 공정과, 해당 제 1 사이드 스페이서를 주입 마스크로 하여, 해당 반도체 기판에 제 2 도전형 불순물을 주입하고, 해당 제 2 도전형 불순물이 주입된 해당 제 1 도전성 영역을, 해당 제 1 도전성 영역보다 해당 제 1 도전형 불순물 농도가 낮은 제 2 도전성 영역으로 하는 공정과, 해당 반도체 기판의 전면에 제 2 산화막을 형성하는 공정과, 해당 제 2 산화막을 에칭하고, 해당 제 1 사이드 스페이서의 측벽에 해당 제 2 산화막을 자기 정합적으로 남겨, 제 2 사이드 스페이서로 하는 공정과, 해당 제 2 사이드 스페이서를 주입 마스크로 하여, 해당 반도체 기판에 제 2 도전형 불순물을 주입하고, 해당 제 2 도전형 불순물이 주입된 해당 제 2 도전성 영역을 제 2 도전형의 상기 채널 영역으로 하여, 해당 채널 영역을 사이에 두도록 남겨진 해당 제 1 도전성 영역 및 해당 제 2 도전성 영역을 해당 소스 영역 또는 해당 드레인 영역으로 하는 공정을 포함하는 제조 방법이다.
이러한 제조 방법을 이용하는 것에 의해, 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하는 것이 가능해진다.
또한, 이러한 제조 방법을 이용하는 것에 의해, 메모리 셀을 LDD 구조로 할 수 있어, 안정성이 높은 메모리 셀을 얻을 수 있다.
상기 산화막의 막 두께는 해당 제조 방법에 사용하는 포토리소그래픽법의 최소 해상도 F의 대략 4분의 1인 것이 바람직하다.
메모리 셀의 소형화가 가능해지기 때문이다.
상기 산화막의 막 두께는 상기 플로팅 게이트 전극의 게이트 길이의 대략 4분의 1인 것이 바람직하다.
메모리 셀의 소형화가 가능해지기 때문이다.
또한, 본 발명은, 상기 소스/드레인 영역 형성 공정이 상기 트렌치 분리의 측벽에 자기 정합적으로 사이드 스페이서를 형성하여, 해당 사이드 스페이서의 하부의 상기 반도체 기판을 해당 소스 영역 또는 해당 드레인 영역으로 하는 공정 이고, 상기 게이트 전극 형성 공정이 해당 소스 영역과 해당 드레인 영역에 끼워진 해당 반도체 기판 상에 터널막과, 다결정 실리콘층을 적층하는 공정인 제조 방법이다.
이러한 제조 방법을 이용하는 것에 의해, 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하는 것이 가능해진다.
상기 터널막은 질화 산화막이라도 무방하다.
상기 다결정 실리콘층은 상기 사이드 스페이서상에도 형성된다.
이러한 구조에 의해, 플로팅 게이트 전극과 제어 게이트 전극의 대향 면적을작게 하지 않고, 단위 메모리 셀의 면적을 작게 할 수 있다.
또한, 본 발명은, 상기 분리 공정이 상기 반도체 기판 상에 하부(下敷) 산화막과, 질화 실리콘막을 포함하는 다층막을 형성하여, 해당 다층막의 막 두께를 제조 방법에 사용하는 포토리소그래픽법의 최소 해상도 F보다 크게 하는 공정과, 해당 다층막에 해당 반도체 기판에 도달하는 개구부를 형성하는 공정과, 해당 개구부를, 매립 산화막으로 매립하는 공정과, 해당 다층막을 제거하고, 해당 매립 산화막을 해당 반도체 기판의 표면으로부터 돌출시켜, 트렌치 분리로 하는 공정을 포함하는 제조 방법이다.
이러한 방법을 이용하는 것에 의해, 트렌치 분리의 높이를 최소 해상도 F보다 크게 할 수 있다. 따라서, 사이드 스페이서상에도 플로팅 게이트 전극을 형성한 경우에, 플로팅 게이트 전극과 제어 게이트 전극의 대향 면적을 3F2이상으로 하면서, 단위 메모리 셀의 면적을 작게 할 수 있다.
또한, 본 발명은, 상기 분리 공정이 상기 반도체 기판 상에 하부 산화막과, 질화 실리콘막을 포함하는 다층막을 형성하여, 해당 다층막의 막 두께를 상기 플로팅 게이트 전극의 게이트 길이보다 크게 하는 공정과, 해당 다층막에 해당 반도체 기판에 도달하는 개구부를 형성하는 공정과, 해당 개구부를 매립 산화막으로 매립하는 공정과, 해당 다층막을 제거하고, 해당 매립 산화막을 해당 반도체 기판의 표면으로부터 돌출시켜, 트렌치 분리로 하는 공정을 포함하는 제조 방법이다.
이러한 방법을 이용하는 것에 의해, 트렌치 분리의 높이를 플로팅 게이트 전극의 게이트 길이보다 크게 할 수 있다. 따라서, 사이드 스페이서상에도 플로팅 게이트 전극을 형성한 경우에, 플로팅 게이트 전극과 제어 게이트 전극의 대향 면적을 3F2이상으로 하면서, 단위 메모리 셀의 면적을 작게 할 수 있다.
상기 분리 공정은 상기 트렌치 분리간의 거리를 제조 방법에 사용하는 포토리소그래픽법의 최소 해상도 F의 대략 2배로 하는 공정이다.
본 발명에 따른 제조 방법에서는, 플로팅 게이트 전극이 자기 정합적으로, 트렌치 분리의 중앙에 형성되기 때문에, 트렌치 분리의 간격을 좁게 할 수 있다. 이에 따라, 기본 메모리 셀의 면적을 6F2로 할 수 있다.
상기 분리 공정은 상기 트렌치 분리간의 거리를 상기 게이트 전극의 게이트 길이의 대략 2배로 하는 공정이다.
본 발명에 따른 제조 방법에서는, 플로팅 게이트 전극이 자기 정합적으로, 트렌치 분리의 중앙에 형성되기 때문에, 트렌치 분리의 간격을 좁게 할 수 있다.
또한, 본 발명은, 트렌치 분리에 끼워진 반도체 기판의 표면에 소스 영역과 드레인 영역이 형성되고, 해당 소스 영역과 해당 드레인 영역에 끼워진 채널 영역 상에 터널막을 거쳐서 플로팅 게이트 전극이 형성된 불휘발성 반도체 기억 장치에 있어서, 해당 반도체 기판과, 해당 반도체 기판 상에 대략 평행하게 형성되어, 그 상단이 해당 반도체 기판의 표면으로부터 돌출한 적어도 2개의 트렌치 분리와, 해당 트렌치 분리의 측벽에 따른 해당 반도체 기판 상에 자기 정합적으로 형성된 사이드 스페이서와, 해당 반도체 기판의 해당 사이드 스페이서로 덮힌 영역에 형성된해당 소스 영역 또는 해당 드레인 영역과, 해당 소스 영역과 해당 드레인 영역에 끼워진 채널 영역과, 해당 채널 영역 상에 터널막을 거쳐서 형성된 플로팅 게이트 전극을 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치이다.
이러한 불휘발성 반도체 기억 장치에서는, 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하여, 소스 배선, 드레인 배선의 저항치를 동등하게 할 수 있다. 이에 따라, 메모리 셀의 기억 내용의 판독의 오류를 방지할 수 있다.
또한, 플로팅 게이트 전극을 자기 정합적으로 트렌치 분리의 중앙에 형성할 수 있기 때문에, 트렌치 분리의 간격을 작게 하여, 단위 메모리 셀의 면적을 작게 할 수 있다.
상기 소스 영역과 상기 드레인 영역은 상기 사이드 스페이서에 포함된 불순물을 상기 반도체 기판에 확산시켜, 해당 사이드 스페이서의 아래쪽으로 자기 정합적으로 형성된 영역인 것이 바람직하다.
이러한 구조에서는, 소스 영역과 드레인 영역의 폭을 동등하게 하고, 또한 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성할 수 있다.
상기 소스 영역과 상기 드레인 영역은 상기 사이드 스페이서를 마스크에 이용한 이온 주입에 있어서, 해당 사이드 공간으로 덮힌 상기 반도체 기판을 해당 소스 영역과 해당 드레인 영역으로서 되는 것이 바람직하다.
이러한 구조에서는, 소스 영역과 드레인 영역의 폭을 동등하게 하고, 또한 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성할 수 있다.
상기 소스 영역과 상기 드레인 영역은 상기 트렌치 분리에 따라, 제 1 영역과, 해당 제 1 영역보다 불순물 농도가 낮은 제 2 영역으로 이루어지는 것이더라도 무방하다.
메모리 셀을 LDD 구조로 할 수 있어, 안정성이 높은 메모리 셀을 얻을 수 있다.
상기 터널막의 막 두께는 막내에서 대략 일정하다.
이러한 구조에서는, 터널막의 씨닝(thinning)이 발생하지 않고, 막 두께가 일정하게 된다. 이에 따라, 터널막이 박막화한 부분에서 발생하는 전계 집중을 방지할 수 있다.
상기 사이드 스페이서의 폭은 대략 일정하다.
이러한 구조에서는, 사이드 스페이서가 자기 정합적으로 형성되기 때문에, 그 폭은 대략 일정하게 된다.
상기 소스 영역과, 상기 드레인 영역의 폭은 거의 동일한 것을 특징으로 하는 이러한 구조에서는, 소스 영역과 드레인 영역이 자기 정합적으로 형성되기 때문에, 그 폭은 대략 동일하게 된다.
상기 트렌치 분리의 간격은 상기 불휘발성 반도체 기억 장치의 제조에 사용하는 포토리소그래픽법의 최소 해상도의 대략 2배이다.
이러한 구조에서는, 소스 영역 등이 자기 정합적으로 형성되기 때문에, 제조 프로세스의 마진을 작게 할 수 있다. 따라서, 트렌치 분리의 간격을 포토리소그래픽법의 최소 해상도의 대략 2배까지 작게 할 수 있다.
상기 트렌치 분리의 간격은 상기 플로팅 게이트 전극의 게이트 길이의 대략2배이다.
이러한 구조에서는, 소스 영역 등이 자기 정합적으로 형성되기 때문에, 제조 프로세스의 마진을 작게 할 수 있다. 따라서, 트렌치 분리의 간격을 플로팅 게이트 전극의 게이트 길이의 대략 2배까지 작게 할 수 있다.
상기 반도체 기판으로부터 돌출한 상기 트렌치 분리의 높이는 상기 불휘발성 반도체 기억 장치의 제조에 사용하는 포토리소그래피 공정으로 형성할 수 있는 최소 해상도 F와 대략 동일하다.
이러한 구조에서는, 플로팅 게이트 전극과 제어 게이트 전극의 대향 면적을 3F2이상으로 하면서, 단위 메모리 셀의 면적을 작게 할 수 있다.
상기 반도체 기판으로부터 돌출한 상기 트렌치 분리의 높이는 상기 플로팅 게이트 전극의 게이트 길이와 대략 동일하다.
이러한 구조에서는, 플로팅 게이트 전극과 제어 게이트 전극의 대향 면적을 3F2이상으로 하면서, 단위 메모리 셀의 면적을 작게 할 수 있다.
상기 플로팅 게이트 전극은 상기 사이드 스페이서의 측벽을 덮도록 형성된다.
이러한 구조에서는, 플로팅 게이트 전극과 제어 게이트 전극의 대향 면적을 3F2이상으로 하면서, 단위 메모리 셀의 면적을 작게 할 수 있다.
(발명의 실시예)
(실시예 1)
도 1 내지 도 6을 이용하여 본 발명의 실시예 1에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 1(a)에 도시하는 바와 같이, 열산화법을 이용하여, 실리콘의 반도체 기판(301)의 주 표면을 산화하여, 막 두께 250Å 정도의 하부 산화막(312)을 형성한다. 계속해서, LPCVD법에 의해서, 실리콘 질화막(313)을 퇴적한다. 그 때, 하부 산화막(312)과 실리콘 질화막(313)으로 이루어지는 다층막의 막 두께가 이 불휘발성 반도체 기억 장치의 제조에서 사용하는 포토리소그래픽법에서의 최소 해상도 F보다도 두껍게 되도록 한다. 통상, 포토리소그래픽법에서의 최소 해상도 F는 제조하는 반도체 기억 장치의 메모리 셀 트랜지스터의 게이트 길이 정도이다.
여기서, 최소 해상도 F란, 본 실시예에 따른 불휘발성 반도체 기억 장치의 제조 공정에서, 반도체 기판(301)상에 형성할 수 있는 최소 선폭을 말한다.
다음에, 포토리소그래픽법과 건식 에칭 기술을 사용하여, 실리콘 질화막(313), 하부 산화막(312), 반도체 기판(301)을 에칭한다. 이에 따라, 폭이 F 정도의 트렌치 분리용 홈(314)을 2F 정도의 간격을 두어 형성한다. 그 후, 에칭의 마스크로서 사용한 포토 레지스트를 제거한다.
또, 다른 트렌치 분리의 형성 방법으로서, 열산화법에 의해서, 반도체 기판(301)의 주 표면을 산화하여, 막 두께 250 Å 정도의 하부 산화막(312)을 형성한 후, LPCVD법에 의해서 다결정 실리콘막을 퇴적하고, 또한 LPCVD법에 의해서 실리콘 질화막(313)을 퇴적하는 방법도 있다. 이 경우는, 하부 산화막(312)과, 다결정 실리콘막과, 실리콘 질화막(313)으로 이루어지는 다층막의 막 두께를 최소 해상도 F보다도 두껍게 한다. 하부 산화막(312)을 퇴적한 후이더라도, 스트레스가 강한 실리콘 질화막(313)을 장래 채널 영역이 되는 영역에 직접 퇴적하면, 채널 영역에 손상이 남을 가능성이 있다. 따라서, 이 방법에서는, 하부 산화막(312)과 실리콘 질화막(313) 사이에 버퍼층으로서 다결정 실리콘막을 사이에 두고, 채널 영역에 발생하는 손상을 저감하고 있다. 이러한 방법으로 형성한 트렌치 분리는 일반적으로, 폴리 버퍼 트렌치 분리라 지칭되고 있다.
다음에, 도 1(b)에 도시하는 바와 같이 트렌치 분리용 홈(314)을 완전히 매립하도록 후막 산화막(315)을 형성한다. 후막 산화막(315)에는, 예컨대, 실란 가스를 원료 가스로 하는 LPCVD법으로 형성된 고온 산화막이나, TEOS 가스를 원료 가스로 하는 LPCVD법으로 형성된 TEOS 산화막, 또는 고밀도 플라즈마 CVD법으로 형성된 HDP-SiO2막 등을 이용할 수 있다.
도 1(b)는 고온 산화막이나 TEOS 산화막을 매립한 경우이다. 또, HDP-SiO2막을 매립한 경우는, LPCVD법으로 형성한 산화막에 있어서, 트렌치 분리의 중앙에 형성되기 쉬운 오목부의 발생을 방지할 수 있다. 이에 따라, 플로팅 게이트 전극이나 제어 게이트 전극의 에칭이 용이하게 된다.
다음에, 도 1(c)에 도시하는 바와 같이, 예컨대, CMP법에 의해서, 불필요한 후막 산화막(315)을 실리콘 질화막(313)의 표면이 노출할 때까지 제거한다. CMP법에서는, 산화막은 폴리싱되지만, 질화막은 거의 폴리싱되지 않기 때문에, 실리콘 질화막(313)의 표면이 노출한 시점에서, 폴리싱이 정지한다. 이 결과, 반도체 기판(301)의 표면으로부터, 트렌치 분리(302)의 상단까지의 높이는, 최소 해상도 F보다도 높게 된다.
다음에, 도 2(d)에 도시하는 바와 같이 불필요한 실리콘 질화막(313)을 열인산액으로 제거하고, 계속해서, 불필요한 하부 산화막(312)을 불화수소산 용액으로 제거한다.
여기서, 고온 산화막이나 TEOS 산화막 등을 사용한 경우에는, 반도체 기판(301)의 이면에도 후막 산화막(315)이 퇴적되게 된다. 이러한 경우에는, 반도체 기판(301)의 이면에 퇴적되어 있는 불필요한 실리콘 질화막을 반도체 기판(301)의 주 표면상의 불필요한 실리콘 질화막(313)과 함께 제거한다.
구체적으로는, CMP법으로 실리콘 질화막(313)의 표면을 노출시킨 후에, 반도체 기판(301)의 주 표면상에 포토레지스트를 도포하고, 이러한 포토 레지스트로 반도체 기판(301)의 주 표면상을 보호하면서, 반도체 기판(301)의 이면에 퇴적되어 있는 고온 산화막이나 TEOS 산화막을 불화수소산 용액으로 제거한다. 계속해서, 포토레지스트를 제거하고, 반도체 기판(301)의 주 표면상의 불필요한 실리콘 질화막(313)과 반도체 기판(301) 이면의 불필요한 실리콘 질화막을, 동시에, 열인산액으로 제거한다.
이것은, 반도체 기판(301) 이면의 불필요한 실리콘 질화막을 남긴 채로 두면, 실리콘 질화막의 스트레스로 반도체 기판(301)이 크게 휘어지고(예컨대,60∼80㎛ 정도), 이에 따라, 반도체 기판(301)의 표면에 결정 결함 등이 발생하여, 불휘발성 반도체 기억 장치의 신뢰성을 저하시키기 때문이다.
한편, 후막 산화막(315)이 HDP-SiO2막으로 형성되어 있는 경우는, 반도체 기판(301)의 이면에, 불필요한 후막 산화막(315)이 형성되지 않는다. 이러한 경우는, 반도체 기판(301)의 이면에 형성된 실리콘 질화막(313)이 노출하고 있기 때문에, 반도체 기판(301)의 표면이 불필요한 실리콘 질화막(313)을 제거하는 때에, 반도체 기판(301) 이면의 불필요한 실리콘 질화막도 동시에 제거된다.
또한, 반도체 기판(301)의 주 표면상에, 하부 산화막(312), 다결정 실리콘막, 실리콘 질화막(313)을 퇴적한 경우는, 불필요한 실리콘 질화막(313), 불필요한 다결정 실리콘막의 제거 방법은, 불필요한 다결정 실리콘막을, 건식 에칭법에 의해 제거하는 방법이다. 이러한 건식 에칭은, 물리적, 화학적인 손상이 적은 폴리실리콘 건식 에칭법이 바람직하다. 장래 채널 영역이 되는 반도체 기판(301)으로의 에칭 손상이 적기 때문이다.
또, 다결정 실리콘막은 암모니아 과수 용액(NH4OH/H2O2)에 담가서, 제거하더라도 무방하다. 이 방법인 경우, 물리적, 화학적 손상은 없고, 또한 하부 산화막(312)이 있기 때문에, 암모니아 과수 용액에 의한 반도체 기판(301)으로의 화학적 손상도 없다.
다음에, 도 2(e)에 도시하는 바와 같이, 예컨대, 인이나 비소 등의 N형 불순물을 1×1021/cm3정도 포함한 고농도 산화막(303)을 막 두께가 F/4 정도, LPCVD법을이용하여 퇴적한다. 계속해서, 건식 에칭백 기술을 이용하여, 반도체 기판(301) 표면상의 고농도 산화막(303)의 막 두께가 100Å 정도로 될 때까지, 건식 에칭백을 행하여, 사이드 스페이서를 형성한다.
다음에, 도 2(f)에 도시하는 바와 같이 반도체 기판(301)상에 100Å 정도의 막 두께로 남은 고농도 산화막(303)을 불화수소산 용액으로 제거한다. 그 때는, 제거할 고농도 산화막(303)의 막 두께는 100Å 정도로 얇기 때문에, 사이드 스페이서는 거의 에칭되지 않고, 원래의 형상을 유지하고 있다.
고농도 산화막(303)을 100Å 정도, 반도체 기판(301)상에 남기고, 그 후, 불화수소산 용액으로, 남은 고농도 산화막(303)을 제거하는 이유는 건식 에칭백법으로 반도체 기판(301)상의 고농도 산화막(303)을 남기지 않고 건식 에칭백하면, 채널 영역으로 되는 반도체 기판(301)의 표면에 에칭 손상이 발생하여, 결정 결함이나 계면 준위를 발생시키게 되기 때문이다.
다음에, 도 3(g)에 도시하는 바와 같이, 예컨대, 인이나 비소 등의 N형 불순물을 1×1019/cm3정도 포함한 저농도 산화막(305)을 막 두께가 F/4 정도, LPCVD법으로 퇴적한다.
다음에, 도 3(h)에 도시하는 바와 같이, 도 2(f)와 마찬가지의 공정에서, 반도체 기판(301)상에 남은 저농도 산화막(305)을 제거하여, 저농도 산화막(305)의 사이드 스페이서를 형성한다.
다음에, 도 3(i)에 도시하는 바와 같이 열산화법에 의해, 장래 채널 영역이되는 부분의 반도체 기판(301)를 200Å 정도 산화하여, 희생 산화막(316)을 형성한다. 그 후, 질소 분위기 중에서, 900∼1000℃ 정도, 30분∼1시간 정도의 어닐링을 행한다. 이에 따라, 고농도 산화막(303)의 사이드 스페이서로부터는, 농도가 높은 N형 불순물이 반도체 기판(301)중에 확산하여, 사이드 스페이서의 하부에 N+확산층(304)이 형성된다. 한편, 저농도 산화막(305)의 사이드 스페이서로부터는, 농도가 낮은 N형 불순물이 반도체 기판(301)중에 확산하여, 사이드 스페이서의 하부에 N-확산층(306)이 형성한다.
이 결과, 도 3(i)의 우측의 트렌치 분리(302)의 좌측에 형성되어 있는 N+확산층(304)과 N-확산층(306)이 드레인선(드레인 영역)으로 되고, 좌측의 트렌치 분리(302)의 우측에 형성되어 있는 N+확산층(304)과 N-확산층(306)이 소스선(소스 영역)으로 된다.
또, 우측의 트렌치 분리(302)의 좌측에 형성되어 있는 N+확산층(304)과 N-확산층(306)을 소스선으로 하고, 좌측의 트렌치 분리(302)의 우측에 형성되어 있는 N+확산층(304)과 N-확산층(306)을 드레인선으로 해도 무방하다.
여기서 중요한 것은, 사이드 스페이서는 자기 정합적으로 형성되기 때문에, 각 트렌치 분리(302)의 측벽에 형성된 사이드 스페이서의 폭은 거의 동등하게 된다는 것이다. 이 때문에, 사이드 스페이서 중의 불순물을 확산시켜 형성한 고농도산화막(303), 저농도 산화막(305)의 폭도 각각 거의 동등하게 된다. 따라서, 드레인선과 소스선의 폭, 또한 저항치도 동등하게 된다.
또, 사이드 스페이서의 폭이란, 반도체 기판(301)의 표면에 인접한 사이드 스페이서의 게이트 길이 방향의 길이를 말한다.
또한, 사이드 스페이서는 자기 정합적으로 형성되기 때문에, 채널 영역(305)을 사이에 두고, 대칭인 형상을 갖는 것으로 된다.
여기서, 본 실시예에 따른 구조에서는, 드레인선과 소스선의 저항치가 대략 동등하게 된다. 이 때문에, 도 20에 도시한 바와 같은 1 세트의 드레인선과 소스선에 병렬로 접속한 n개의 메모리 셀의 m번째 소거 상태의 메모리 셀을 판독하는 경우, 종래 구조와 같이, 드레인선의 저항치가 높은 것에 의한 m번째 메모리 셀의 잘못된 판독을 방지할 수 있다.
다음에, 이온 주입법을 이용하여, 반도체 기판(301)에, 메모리 셀의 임계값 전압(UV-Vth)을 정하는 채널 도우즈 주입을 실행한다. 구체적으로는, 고농도 산화막(303)의 사이드 스페이서와, 저농도 산화막(305)의 사이드 스페이서와, 트렌치 분리(302)를 마스크로 하고, 희생 산화막(316)을 통해서, 반도체 기판(30l) 중에 이온(317)을 주입하여, 채널 도우즈 주입 영역(307)을 형성한다.
이온(317)의 주입은, 예컨대, 붕소 등의 P형 불순물을 주입 에너지 : 30 KeV 정도, 주입량 : 1×1013/cm2정도로 주입하여 실행한다.
여기서, 희생 산화막(316)을 거쳐서 채널 도우즈 주입을 행하는 것은 희생산화막(316)을 마련하지 않고, 반도체 기판(301) 표면을 노출한 채로 이온 주입하면, 반도체 기판(301) 표면에 손상이 들어가기 때문이다. 이러한 손상은 반도체 기판(301)에 결정 결함이나 계면 준위가 발생하는 원인으로 된다.
다음에, 도 4(j)에 도시하는 바와 같이, 희생 산화막(316)을 불화수소산 용액으로 제거한 후에, 막 두께 100Å 이하의 터널막(308)을 채널 영역에 형성한다. 터널막(308)은 반도체 기판(301)의 표면을 산화 분위기 중에서 산화하여 형성된다. 또, 이러한 터널막(308)은 암모니아 가스(NH3), NO 가스 또는 N20 가스를 첨가한 산화 분위기 중에서 형성한 질화 산화막이라도 무방하다.
여기서 중요한 것은, 사이드 스페이서에 인접한 터널막(308)은 씨닝이 일어나기 어렵다는 것이다. 씨닝이란, 도 4(j)에 나타내는 터널막(308)의 형성 공정에서, 사이드 스페이서의 입체각이 좁은 부분에는, 반도체 기판을 산화시키는 산화종이 도달하기 어렵기 때문에, 사이드 스페이서에 인접한 영역에서, 터널막(308)의 막 두께가 얇아지는 현상이다. 터널막(308)의 막두께가 씨닝에 의해 얇아지면, 그 막 두께가 얇은 부분에 전계 집중이 일어난다. 이 결과, 터널막(308)의 막질이 열화하거나, 절연 파괴가 일어나거나, 플로팅 게이트 전극에 전자를 축적할 수 없게 된다.
이에 대하여, 본 실시예에 따른 사이드 스페이서는 N형 불순물을 포함한 산화막으로 형성되어 있다. 여기서, N형 불순물은 산화를 가속시키기 때문에, 사이드 스페이서에 인접하는 터널막(308)의 씨닝 현상을 방지할 수 있다. 또한, 사이드 스페이서에 인접하는 터널막(308)을 다른 부분보다 두텁게 할 수도 있다. 따라서, 터널막(308)에서 전계 집중이 일어나지 않고, 신뢰성이 높은 메모리 셀을 형성할 수 있다.
계속해서, 인 등의 N형 불순물이 2∼5×1020/cm3정도 도핑된 다결정 실리콘재를, 예컨대, LPCVD법으로 퇴적한다.
계속해서, 포토리소그래피 기술과 이방성 폴리 실리콘 에칭 기술을 이용하여, 트렌치 분리(302)의 상면의 다결정 실리콘재를 제거하여, 플로팅 게이트 전극(309)을 형성한다.
이렇게 하여 형성한 플로팅 게이트 전극(309)에 있어서는, 사이드 스페이서에 끼워진 터널막(308)에 접하는 부분의 플로팅 게이트 전극(309)의 길이가 게이트 길이 Lg로 된다. 통상, 포토리소그래픽법에서의 최소 해상도 F는 이러한 게이트 길이와 동일한 정도로 된다.
여기서, 기입 속도를 빠르게 하기 위해서는, 제어 게이트 전극과 플로팅 게이트 전극간의 전기 용량 : Ccg-fg을 크게 할 필요가 있다.
이에 대하여, 종래 구조에서는, 도 19에 도시하는 바와 같이 플로팅 게이트 전극(4)에 전기적으로 접속된 핀형 플로팅 게이트 전극(9)을 이용하여, 제어 게이트 전극과 플로팅 게이트 전극의 대향 면적을 3F2로 하고 있었다. 즉, 종래 구조에서는, 플로팅 게이트 전극(4)만을 이용한 경우, 제어 게이트 전극과 플로팅 게이트전극(4)의 대향 면적은 1F×1F = 1F2로 작아지고, 전기 용량도 핀형 플로팅 게이트 전극 g을 이용하는 경우의 1/3 정도로 된다.
이에 대하여, 본 실시예에 따른 구조에서는, 도 4(j)에 도시하는 바와 같이, 플로팅 게이트 전극(309)이 사이드 공간상에도 형성되고, 또한 트렌치 분리의 높이도 F보다 크기 때문에, 플로팅 게이트 전극과 제어 게이트 전극의 대향 면적도 3F2이상으로 할 수 있다. 즉, 핀형 플로팅 게이트 전극(9)의 형성 공정을 생략하면서, 전기 용량을 종래 구조 이상으로 할 수 있다.
또, 플로팅 게이트 전극(309)의 게이트 폭은 최소 해상도 F와 동일한 정도의 치수이다.
다음에, 도 4(k)에 도시하는 바와 같이 인터폴리 절연막(310)을 전면에 형성한다. 인터폴리 절연막(310)은 일반적으로는 적층막이며, 예컨대, 실리콘 산화막/실리콘 질화막/실리콘 산화막이라는 적층 구조(0N0막 구조)나, 실리콘 산화막/실리콘 질화막/실리콘 산화막/실리콘 질화막이라는 적층 구조(ONON막 구조)로 된다. 실리콘 산화막이나 실리콘 질화막은 LPCVD법이나 열산화법으로 형성한다. 또한, 인터폴리 절연막(310)의 막 두께는 150∼200Å 정도이다.
다음에, 도 4(1)에 도시하는 바와 같이 도전막과, 절연막을 인터폴리 절연막(310)상에 순차적으로 퇴적하여, 적층막을 형성한다. 도전막, 절연막의 막 두께는, 각각 2000Å 정도이다.
또한, 도전막에는, 인 등의 N형 불순물이 6∼8×1020/cm3정도 도핑된 다결정실리콘 단층막이나, 이러한 다결정 실리콘막과, 예컨대, WSi2나 MoSi2등의 고융점 금속의 실리사이드막의 적층막(폴리사이드막)이 이용된다.
이러한 공정에서, 도 6(a)의 불휘발성 반도체 기억 장치의 평면도에 표시된 바와 같이 워드선 부분의 구조가 완성된다. 즉, 도 4(l)는 도 6(a)의 A-A의 단면도에 상당한다.
다음에, 도 5(m)에 도시하는 바와 같이, 포토리소그래픽법과 건식 에칭 기술을 사용하여, 워드선 부분의 제어 게이트 전극(311)을 남겨, 제어 게이트 전극(311)을 에칭한다. 여기서, 도 5(m)은 도 6(a)의 B-B의 단면도에 상당한다.
마지막으로, 도 5(n)에 도시하는 바와 같이, 도 5(m)에서 제어 게이트 전극(311)을 제거한 부분의 인터폴리 절연막(310), 플로팅 게이트 전극(309)을 제거한다. 구체적으로는, 산화막 건식 에칭 기술에 의해, 인터폴리 절연막(310)을 에칭하여, 계속해서, 이방성 폴리실리콘 건식 에칭 기술에 의해, 플로팅 게이트 전극(309)을 에칭한다.
인터폴리 절연막(310)의 에칭 공정에서는, 제어 게이트 전극(311)이 남겨진 워드선 영역에서, 제어 게이트 전극(311)의 절연막도 에칭되지만, 절연막의 막 두께(2000Å 정도)는 인터폴리 절연막(310)의 막 두께(150∼200Å)의 10배 이상이기 때문에, 제어 게이트 전극(311)의 절연막이 없어지지는 않는다.
또한, 플로팅 게이트 전극(309)의 에칭 공정에서는, 제어 게이트 전극(311)의 절연막이 남아 있기 때문에, 해당 절연막의 하부의 도전막이 에칭되지는 않는다.
여기서 중요한 것은, 도 5(n)에 도시하는 바와 같이, 플로팅 게이트 전극(309)의 이방성 폴리 실리콘 건식 에칭 공정에 있어서, 플로팅 게이트 전극(309)과 반도체 기판(301 사이의 각도 α가, α> 90°이다. 이 때문에, 종래 구조의 경우(도 18(i) 참조)와 같이, 플로팅 게이트 전극의 잔여물(12)이 저농도 산화막(305)의 사이드 스페이서 측벽에 남는 것을 방지할 수 있다. 따라서, 이웃하는 메모리 셀의 플로팅 게이트 전극간이, 이러한 잔여물(12)에 의해 전기적으로 접속되어 동일 전위로 되어, 오동작하는 것을 방지할 수 있다. 즉, 대용량의 불휘발성 반도체 기억 장치의 칩 상에 형성된 수 억개의 메모리 셀 각각의 신뢰성을 향상시킬 수 있어, 최종적으로 신뢰성이 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.
도 6(a)는 본 실시예에 따른 불휘발성 반도체 기억 장치의 평면도이다. 또한, 도 6(b)는 도 6(a)의 A-A의 단면도, 즉, 워드선 영역의 단면도이다. 또한, 도 6(c)는 도 6(a)의 B-B의 단면도, 즉, 워드선 이외의 영역의 단면도이다.
도 6(a)에 도시하는 바와 같이, 제어 게이트 전극(311)의 폭(워드선의 폭)은 이 반도체 기억 장치의 제조 방법에서 사용하는 포트리소그래피법의 최소 해상도 F 정도, 또는 반도체 기억 장치의 게이트 길이 정도이다.
또한, 워드선 이외의 영역의 폭, 즉, 인접한 제어 게이트 전극(311)의 간격도, 마찬가지로 최소 해상도 F 정도, 또는 이 반도체 기억 장치의 게이트 길이 정도이다.
따라서, 본 실시예에 따른 불휘발성 반도체 기억 장치의 하나의 메모리 셀(30)의 면적은,
(F + F) ×(F + 2F) = 6F2로 되어, 상술한 종래 구조의 메모리 셀의 면적 8F2보다도 작게 할 수 있다.
따라서, 종래 구조의 불휘발성 반도체 기억 장치보다 집적도가 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.
또, 일본 특허 공개 평성 제 2-151074 호 공보에도, 자기 정합적으로 형성된 사이드 스페이서를 이용한 불휘발성 반도체 기억 장치가 기재되어 있다. 그러나, 이러한 기억 장치에는, 소스/드레인 영역에 대해서는 언급이 없고, 본원 발명에서와 같이, 소스선과 드레인선의 저항치를 동일하게 하는 내용에 대해서는 기재되어 있지 않다.
다음에, 도 7 내지 도 9를 이용하여, 본 실시예에 따른 불휘발성 반도체 기억 장치의 동작 원리에 대하여 설명한다.
도 7은, 본 실시예에 관한 불휘발성 반도체 기억 장치의 1개의 메모리 셀의 단면도이다. 여기서는, 파울러-노르드하임(Fowler-Nordheim)형 터널 전류 기입, 파울러-노르드하임(Fowler-Nordheim)형 터널 전류 소거 방식에 대하여 설명한다.
도 7의 메모리 셀에 있어서, 정보의 기억은 플로팅 게이트 전극이 대전 상태에 있는지 여부에 의해 실행한다. 플로팅 게이트 전극에 전자가 주입되어, 이것이 부(負)로 대전하고 있는 경우는, 플로팅 게이트 전극의 상방에 형성된 제어 게이트전극의 임계값 전압 Vth가 높게 된다. 이것이 기입 상태이다.
한편, 플로팅 게이트 전극이 부로 대전하지 않고 있는 경우는, 임계값 전압 Vth는 낮게 된다. 이것이 소거 상태이다.
따라서, 제어 게이트 전극에 이러한 기입 상태와 소거 상태 각각의 임계값 전압 Vth 중간의 전위를 인가하여, 메모리 셀이 온하는지 여부에 의해, 기억내용을 판독할 수 있다.
도 8은 (a) 소거 상태, (b) 기입 상태에 있어서의, 게이트 전압 Vg과, 소스/드레인 사이의 전류 Ids의 관계이다.
도 8로부터 명백한 바와 같이, 제어 게이트에, 예컨대, 5V 정도의 전압을 인가한 경우의, 소스/드레인간 전류 Ids의 값을 검출하는 것에 의해, 메모리 셀의 기억 내용을 판독할 수 있다.
메모리 셀로의 정보의 기입은 도 7(a)에 도시하는 바와 같이 제어 게이트 전극에 17V 정도의 정(正)의 고전압을 인가하여 실행한다. 이러한 전압을 인가하면, 파울러-노르드하임(Fowler-Nordheim)형 터널 전류 현상에 의해, 터널막을 거쳐서 반도체 기판으로부터 플로팅 게이트 전극에 전자가 주입되어, 플로팅 게이트 전극이 부로 대전한다. 이에 따라, 메모리 셀은 기입된 상태로 된다.
메모리 셀이 소거 상태로부터 기입 상태가 되는 경우의 1개의 메모리 셀의 동작을 도 9를 참조하여 설명한다.
각 전극의 전위는 제어 게이트 전극의 전위 : Vcg, 플로팅 게이트 전극의 전위 : Vfg, 반도체 기판의 전위 : Vsub로 한다. 또한, 제어 게이트 전극과 플로팅 게이트 전극간의 전기 용량 : Ccg-fg, 플로팅 게이트 전극과 반도체 기판 사이의 전기 용량 : Cfg-sub로 한다.
소거된 상태에서는 어느 쪽의 전기 용량 Ccg-fg, Cfg-sub에도 전하는 축적되어 있지 않기 때문에, 플로팅 게이트 전극의 전위 : Vfg는,
Vfg= Vcg×Ccg-fg÷(Ccg-fg+ Cfg-sub)
로 나타내어진다.
또, Ccg-fg/(Ccg-fg+ Cfg-sub)는 「커플링비」라고 불린다.
전자는 터널 전류 현상을 이용하여, 플로팅 게이트 전극 중에 주입되기 때문에, 플로팅 게이트 전극과 반도체 기판간의 전위차가 큰 쪽이, 기입 속도가 빠르게 된다.
반도체 기판의 전위 Vsub는 기입하는 경우에는 OV이기 때문에, 플로팅 게이트 전극과 반도체 기판간의 전위차는,
Vfg- Vsub= Vfg- 0
= Vcg×Ccg-fg÷(Ccg-fg+ Cfg-sub)
로 된다. 이 식에 따르면, 기입 속도를 빠르게 하기 위해서는, 커플링비를 크게 하는 것이 필요하다. 즉, 제어 게이트 전극과 플로팅 게이트 전극간의 전기용량 : Ccg-fg을 크게 하는 것이 필요하게 된다.
한편, 메모리 셀의 정보를 소거하는 경우는, 제어 게이트 전극에 -16V 정도의 부의 고전압을, 드레인 전극과 소스 전극과 반도체 기판에는 2V 정도의 정의 전압을, 각각 인가한다. 이에 따라, 플로팅 게이트 전극으로부터 반도체 기판에 전자를 방출하여, 플로팅 게이트 전극이 대전하지 않고 있는 상태로 한다. 이에 따라, 메모리 셀의 정보는 소거된 상태로 된다.
또, 플로팅 게이트 전극은 주위를 고품질의 절연막으로 덮여져 있기 때문에, 플로팅 게이트 전극에 주입된 전자는 상기 공정에서 방출되지 않는 한 플로팅 게이트 전극 중으로 흐른다. 따라서, 불휘발성 반도체 기억 장치의 전원을 차단하더라도, 기억 내용은 유지되게 된다.
(실시예 2)
도 10 내지 도 15를 이용하여, 본 발명의 실시예 2에 따른 불휘발성 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 10(a) 내지 도 ]0(c)의 공정은 실시예 1과 동일하며, 이러한 공정을 이용하여, 트렌치 분리홈(414)내에 후막 산화막(415)을 매립한다.
다음에, 도 11(d)에 도시하는 바와 같이, 불필요한 실리콘 질화막(4l3)을 열인산액으로 제거한다. 남겨진 하부 산화막(412)은 다음 제조 공정에서, 희생 산화막으로서 사용된다.
또, 후막 산화막(415) 등이 반도체 기판(401) 이면에도 퇴적되는 경우는, 상기 실시예 1과 마찬가지의 공정에서 이것을 제거한다. 또한, 반도체 기판(301)의 주 표면상에 하부 산화막(312), 다결정 실리콘막, 실리콘 질화막(313)을 퇴적한 경우의 불필요한 실리콘 질화막(313), 다결정 실리콘막의 제거 방법도, 실시예 1과 마찬가지이다.
다음에, 도 11(e)에 도시하는 바와 같이, 공지의 이온 주입법에 의해서, 예컨대, 인이나 비소 등의 N형 불순물(416)을 트렌치 분리(402)를 마스크로 하고, 하부 산화막(412)을 희생 산화막으로 하여, 5×1015/cm2정도 주입하고, N+확산층(404)을 형성한다. 하부 산화막(412)을 희생 산화막으로서 이온 주입하는 것은 이온 주입의 손상에 의해서 장래에 채널 영역으로 되는 반도체 기판(401) 표면에 결정 결함이나 계면 준위를 형성하지 않기 위해서이다.
다음에, 도 11(f)에 도시하는 바와 같이, 하부 산화막(412)을 불화수소산 용액으로 제거하여, 반도체 기판(401)의 표면을 노출시킨다. 하부 산화막(412)을 불화수소산 용액으로 제거하는 경우, 하부 산화막(412)의 막 두께가 얇고, 불화수소산 용액으로 처리하는 시간이 짧기 때문에, 트렌치 분리(402)는 거의 에칭되지 않고, 반도체 기판(401)의 표면으로부터 트렌치 분리(402)의 상면까지의 높이는 거의 변하지 않고, F보다 큰 값 그대로이다.
다음에, 도 12g에 도시하는 바와 같이 반도체 기판(401) 표면이나 트렌치 분리(402)의 측벽면이나 상면 표면에, 예컨대, LPCVD법에 의해서 막 두께가 F/4 정도의 제 1 산화막(403)을 퇴적한다.
계속해서, 산화막 건식 에칭법에 의해서 반도체 기판(401)의 장래 채널 영역이 되는 장소에 막 두께 200Å 정도의 제 1 산화막(403)이 남겨지도록 제 1 산화막(403)을 에칭한다. 이 결과, 제 1 산화막(403)의 사이드 스페이서가 트렌치 분리(402)의 측벽에 자기 정합적으로 형성한다.
계속해서, 트렌치 분리(402)나 제 1 산화막(403)의 사이드 스페이서를 마스크로 하고, 반도체 기판(401)상의 제 1 산화막(403)을 희생 산화막에 이용하여, 붕소 등의 P형 불순물(417)을 4.95 ×1015/cm2정도 주입한다. 이에 따라, N+확산층(404)중에 N-확산층(406)이 형성된다. 제 1 산화막(403)을 희생 산화막으로서 사용하는 것은 이온 주입의 손상에 의해서 반도체 기판(401) 표면에 결정 결함이나 계면 준위를 만들지 않기 때문이다.
다음에, 도 12(h)에 도시하는 바와 같이, 제 1 산화막(403)을 불화수소산 용액을 이용하여 제거한다. 이 경우, 도 11(f)의 공정과 마찬가지로, 반도체 기판(401)의 표면으로부터 트렌치 분리(402)의 상면 표면의 높이는 거의 변하지 않는다.
다음에, 도 12(i)에 도시하는 바와 같이, 도 12(g)와 마찬가지의 방법에서, 예컨대, LPCVD법에 의해서 막 두께가 F/4 정도의 제 2 산화막(405)을 전면에 퇴적한다.
계속해서, 산화막 건식 에칭법에 의해서 장래 채널 영역이 되는 장소에 막두께 200Å 정도의 제 2 산화막(405)가 남겨지도록 제 2 산화막(405)를 에칭한다. 이 결과, 제 1 산화막(403)의 사이드 스페이서에 인접한 제 2 산화막(405)의 사이드 스페이서가 자기 정합적으로 형성된다.
계속해서, 제 2 산화막(405)의 사이드 스페이서를 마스크로 하고, 반도체 기판(401)상의 제 2 산화막(405)을 희생 산화막으로 하여, 붕소 등의 P형 불순물(418)을 6 ×l013/cm2정도 주입한다. 이에 따라, N-확산층(406)의 사이에 폭이 F 정도의 메모리 셀의 임계값 전압을 결정하기 위한 채널 도우즈 영역(407)이 형성된다.
이 결과, 도 12(i)의 우측의 트렌치 분리(402)의 좌측에 형성되어 있는 N+확산층(404)과 N-확산층(406)이 드레인선으로 되고, 좌측의 트렌치 분리(402)의 우측에 형성되어 있는 N+확산층(404)과 N-확산층(406)이 소스선으로 된다.
또, 우측의 트렌치 분리(402)의 좌측에 형성되어 있는 N+확산층(404)과 N-확산층(406)을 소스선으로 하고, 좌측의 트렌치 분리(402)의 우측에 형성되어 있는 N+확산층(404)과 N-확산층(406)을 드레인선으로 해도 무방하다.
실시예 1과 마찬가지로, 도 12(i)에 있어서도, 트렌치 분리(402)에 대하여 자기 정합적으로 형성된 제 1 산화막(403)으로 형성된 사이드 스페이서에 의해서 N+확산층(404)이나 N-확산층(406)의 폭이 결정되기 때문에, 소스선과 드레인선의 폭은 동등하게 된다. 이 결과, 소스선과 드레인선의 저항치도 동등하게 된다. 따라서, 드레인선의 저항치가 소스선의 저항치보다도 높은 것에 의해 발생하는 오동작을 방지할 수 있다.
그 후, 도 13(j)에 도시하는 바와 같이, 제 2 산화막(405)을 불화수소산 용액으로 제거한다. 이 경우도, 반도체 기판(401)의 표면으로부터 트렌치 분리(402)의 상면 표면의 높이는 거의 변하지 않는다.
다음에, 도 13(k)에 도시하는 바와 같이, 실시예 1과 마찬가지로, 막 두께 100Å 이하의 터널막(408)을 채널 영역에 형성하고, 계속해서, 다결정 실리콘재를 전면에 퇴적하며, 이것을 패터닝하여 플로팅 게이트 전극(409)을 형성한다.
다음에, 도 13(1)에 도시하는 바와 같이, 전면에 인터폴리 절연막(410)을 형성한다.
다음에, 도 14(m), 14(n), 14(o)에 도시하는 바와 같이, 상기 실시예 1과 마찬가지의 공정을 실행하는 것에 의해, 불휘발성 반도체 기억 장치의 워드선 영역(도 14(m) 참조), 워드선 이외의 영역(도 14(o) 참조)이 형성된다.
본 실시예에 따른 방법에 있어서도, 실시예 1과 마찬가지로, 도 14(o)의 에칭 공정에 있어서의 에칭 잔여물의 발생을 방지할 수 있다. 이 결과, 대용량의 불휘발성 반도체 기억 장치의 칩 상에 형성된 수 억개의 메모리 셀 각각의 신뢰성을 향상시킬 수 있어, 최종적으로 신뢰성이 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.
도 15(a)는 본 실시예에 따른 불휘발성 반도체 기억 장치의 평면도이다. 또한, 도 15(b)는 도 15(a)의 A-A의 단면도, 즉, 워드선 영역의 단면도이다. 또한, 도 15(c)는 도 15(a)의 B-B의 단면도, 즉, 워드선 이외의 영역의 단면도이다.
본 실시예에 따른 불휘발성 반도체 기억 장치에 있어서도, 실시예 1의 불휘발성 반도체 기억 장치와 마찬가지로, 하나의 메모리 셀(4O)의 면적은 6F2로 되어 종래 구조의 메모리 셀의 면적 8F2보다도 작게 할 수 있다.
따라서, 종래 구조의 불휘발성 반도체 기억 장치보다 집적도가 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.
또, 실시예 2에 따른 불휘발성 반도체 기억 장치의 동작 원리도 실시예 1의 경우와 동일하다.
이상의 설명으로부터 명백한 바와 같이, 본 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법을 이용하는 것에 의해 플로팅 게이트 전극을 트렌치 분리의 중앙에 형성하여, 소스선, 드레인선의 저항치가 동등한 불휘발성 반도체 기억 장치를 얻을 수 있다.
또한, 본 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법을 이용하는 것에 의해 단위 메모리 셀의 면적을 6F2로 하여, 집적도가 높은 불휘발성 반도체 기억 장치를 얻을 수 있다.
또한, 본 발명에 따른 불휘발성 반도체 기억 장치의 제조 방법을 이용하는것에 의해, 에칭 잔여물에 의한 메모리 셀간의 단락을 방지한 불휘발성 반도체 기억 장치를 얻을 수 있다.
Claims (3)
- 트렌치 분리에 끼워진 반도체 기판의 표면에 소스 영역과, 드레인 영역을 형성하고, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역 상에 터널막을 거쳐서 플로팅 게이트 전극을 형성하는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,상단이 상기 반도체 기판의 표면으로부터 돌출한 적어도 2개의 트렌치 분리를 형성하는 분리 공정과,상기 트렌치 분리가 마련된 상기 반도체 기판의 전면에 도전성 불순물을 포함하는 산화막을 형성하는 공정과,상기 산화막을 에칭하고, 상기 반도체 기판의 표면으로부터 돌출한 트렌치 분리의 측벽에 상기 산화막을 자기 정합적으로 남겨, 사이드 스페이서로 하는 공정과,상기 사이드 스페이서에 포함된 상기 도전성 불순물을 상기 사이드 스페이서의 하부의 상기 반도체 기판에 확산시켜, 상기 트렌치 분리에 인접한 확산 영역을 형성하고, 상기 확산 영역을 상기 소스 영역 또는 상기 드레인 영역으로 하는 소스/드레인 영역 형성 공정과,상기 소스/드레인 영역 형성 공정 후에, 상기 플로팅 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 트렌치 분리에 끼워진 반도체 기판의 표면에 소스 영역과 드레인 영역을 형성하고, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역 상에 터널막을 거쳐서 플로팅 게이트 전극을 형성하는 불휘발성 반도체 기억 장치의 제조 방법에 있어서,상단이 상기 반도체 기판의 표면으로부터 돌출한 적어도 2개의 트렌치 분리를 형성하는 분리 공정과,상기 트렌치 분리에 끼워진 상기 반도체 기판의 표면에 제 1 도전형 불순물을 주입하여, 제 1 도전성 영역을 형성하는 공정과,상기 반도체 기판의 전면에 산화막을 형성하는 공정과,상기 산화막을 에칭하고, 상기 반도체 기판의 표면으로부터 돌출한 트렌치 분리의 측벽에 상기 산화막을 자기 정합적으로 남겨, 사이드 스페이서로 하는 공정과,상기 사이드 스페이서를 주입 마스크로 하여, 상기 반도체 기판에 제 2 도전형 불순물을 주입하고, 제 2 도전형 불순물이 주입된 상기 제 1 도전성 영역을 제 2 도전형의 상기 채널 영역으로 하며, 상기 채널 영역을 사이에 두도록 남겨진 상기 제 1 도전성 영역을 상기 소스 영역 또는 상기 드레인 영역으로 하는 소스/드레인 영역 형성 공정과,상기 소스/드레인 영역 형성 공정 후에, 상기 플로팅 게이트 전극을 형성하는 게이트 전극 형성 공정을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 제조 방법.
- 트렌치 분리에 끼워진 반도체 기판의 표면에 소스 영역과 드레인 영역이 형성되고, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역 상에 터널막을 거쳐서 플로팅 게이트 전극이 형성된 불휘발성 반도체 기억 장치에 있어서,상기 반도체 기판과,상기 반도체 기판 상에 대략 평행하게 형성되고, 그 상단이 상기 반도체 기판의 표면으로부터 돌출한 적어도 2개의 트렌치 분리와,상기 트렌치 분리의 측벽에 따른 상기 반도체 기판상에, 자기 정합적으로 형성된 사이드 스페이서와,상기 반도체 기판의 상기 사이드 스페이서로 덮힌 영역에 형성된 상기 소스 영역 또는 상기 드레인 영역과,상기 소스 영역과 상기 드레인 영역과 끼워진 채널 영역과,상기 채널 영역 상에 터널막을 거쳐서 형성된 플로팅 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
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