JPH11195717A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み・消去特性をばらつかせることなく
所望の電気特性にて形成することができる半導体装置を
得ることを目的とする。 【解決手段】 半導体基板１が掘り下げられて形成され
た凹部１８を取り囲むように形成された素子分離用のフ
ィールド酸化膜１７と、凹部１８の側壁に形成されたサ
イドウォール２０と、凹部１８の底部のサイドウォール
２０の形成されていない部分の半導体基板１上に、トン
ネル酸化膜２２を介して形成されたフローティングゲー
ト２１と、凹部１８の底部とサイドウォール２０とが接
している位置の半導体基板１にそれぞれ形成されたソー
スおよびドレイン領域２４、２５と、フローティングゲ
ート２１上を覆うように順次形成されたＯＮＯ膜２６お
よびコントロールゲート２７を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＡＮＤ型にてな
るフローティングゲートとコントロールゲートとを備え
た不揮発性メモリの電気特性を向上することができる半
導体装置および半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】図７はＡＮＤ型の不揮発性メモリを備え
た半導体装置の構成を示す断面図である。図において、
１は半導体基板、２はこの半導体基板１上面に形成され
た素子分離用のフィールド酸化膜、３はこのフィールド
酸化膜２の下部に形成されたメモリセル分離拡散層、４
はフィールド酸化膜２にて囲まれた半導体基板１上の所
望の箇所に、トンネル酸化膜５を介して形成された１層
目フローティングゲートである。

【０００３】６はこの１層目フローティングゲート４の
両側の、半導体基板１にそれぞれ形成されたソースおよ
びドレイン領域、７はソースおよびドレイン領域６上を
覆うように形成されたソースおよびドレイン埋込み酸化
膜、８は１層目フローティングゲート４の側壁に形成さ
れたサイドウォールである。

【０００４】９は１層目フローティングゲート４上に形
成され、電気的に接続されている２層目フローティング
ゲートで、これら１層目および２層目フローティングゲ
ート４、９にて、本来のフローティングゲート１０を形
成している。１１はフローティングゲート１０上を覆う
ように形成された酸化膜、窒化膜および酸化膜が順次積
層されてなるＯＮＯ膜、１２はこのＯＮＯ膜１１を覆う
ように形成されたコントロールゲートである。

【０００５】次いで上記のように構成された従来の半導
体装置の製造方法について説明する。まず、半導体基板
１上に、下地酸化膜および窒化膜を順次積層し、その上
にレジストを塗布しパターニングしてレジスト膜１５を
形成し、このレジスト膜１５をマスクとしてパターニン
グされた下地酸化膜１３および窒化膜１４を形成する
（図８（ａ））。

【０００６】次に、下地酸化膜１３、窒化膜１４および
レジスト膜１５をマスクとして、例えば燐を注入しメモ
リセル分離拡散層３を形成する（図８（ｂ））。次に、
下地酸化膜１３、窒化膜１４およびレジスト膜１５をマ
スクとして、ＬＯＣＯＳ法により半導体基板１を酸化し
て、フィールド酸化膜２を形成し、下地酸化膜１３、窒
化膜１４およびレジスト膜１５を除去する（図８
（ｃ））。

【０００７】次に、半導体基板１の露出部分を酸化し、
トンネル酸化膜５ａを形成する。次に、ポリシリコン膜
および窒化膜を積層し、パターニングして、ポリシリコ
ン膜にてなる１層目フローティングゲート４およびマス
ク窒化膜１６を形成する（図９（ａ））。次に、１層目
フローティングゲート４、マスク窒化膜１６およびフィ
ールド酸化膜２をマスクとして、半導体基板１に不純物
を注入し、ソースおよびドレイン領域６を形成する（図
９（ｂ））。

【０００８】次に、ＣＶＤ酸化膜を全面に積層し、エッ
チバックを行い１層目フローティングゲート４およびマ
スク窒化膜１６の側壁にサイドウォール８ａを形成する
（図９（ｃ））。次に、マスク窒化膜１６の下部に形成
されている１層目フローティングゲート４が酸化されな
いように、マスク窒化膜１６をマスクとして、ＬＯＣＯ
Ｓ法により半導体基板１を酸化し、ソースおよびドレイ
ン領域６上を覆うようにソースおよびドレイン埋込み酸
化膜７を形成する。

【０００９】この際、１層目フローティングゲート４の
下部にのみトンネル酸化膜５が残存することとなる（図
１０（ａ））。このように、ソースおよびドレイン領域
６上をソースおよびドレイン埋込み酸化膜７にて覆うよ
うにし、後述する２層目フローティングゲートと直接ソ
ースおよびドレイン領域６とが電気的に接続されること
を防止している。

【００１０】次に、マスク窒化膜１６を除去する。この
際、サイドウォール８ａは膜減りし、１層目フローティ
ングゲート４の側壁に残存するサイドウォール８となる
（図１０（ｂ））。次に、ポリシリコン膜を全面に積層
し、パターンニングすることにより、１層目フローティ
ングゲート４上に、電気的に接続されている２層目フロ
ーティングゲート９を形成する。

【００１１】そして、１層目および２層目フローティン
グゲート４、９にてなるフローティングゲート１０が形
成される（図１０（ｃ））。このように形成することに
より、フローティングゲート１０の容量を確保すること
できる。次に、フローティングゲート１０を覆うよう
に、ＯＮＯ膜１１およびコントロールゲート１２を順次
形成する（図７）。

【００１２】

【発明が解決しようとする課題】従来のＡＮＤ型の不揮
発性メモリは、ソースおよびドレイン領域６がメモリゲ
ート（ワード線）に直交し、かつ、ストライプに形成さ
れているフィールド酸化膜２に対して平行に走るためコ
ントロールゲート１２とフローティングゲート１０との
間の容量増大と、ソースおよびドレイン領域６とメモリ
ゲート（ワード線）との分離とのために、フローティン
グゲート１０を２層に分けて形成する構造になる。

【００１３】よって、２層目フローティングゲート９は
ソースおよびドレイン領域６上に形成されるため、ソー
スおよびドレイン領域６上に、これらの領域を覆うソー
スおよびドレイン埋込み酸化膜７を形成する必要が生じ
ていた。このソースおよびドレイン埋込み酸化膜７を形
成した際の詳細な図を図１１に示す。この図のＡにて指
し示す箇所から明らかなように、ソースおよびドレイン
埋込み酸化膜７を形成すると、この両端にバーズビーク
が形成される。

【００１４】そして、このバーズビークは１層目フロー
ティングゲート４のエッジ部に大きく入り込み、実効の
チャネル長が短くなるという問題点が生じるとともに、
このバーズビークの形成にはばらつきが生じるため、他
の不揮発性メモリとの書き込み・消去特性がばらつくと
いう問題点が生じていた。また、フローティングゲート
１０を２回に分けて形成するため、工程数が増大すると
いう問題点が生じていた。

【００１５】この発明は上記のような問題点を解消する
ためなされたもので、工程数が削減できるとともに、電
気特性を向上することのできる半導体装置および半導体
装置の製造方法を提供することを目的とする。

【００１６】

【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、半導体基板が掘り下げられて形成され
た凹部を取り囲むように形成された素子分離用の絶縁層
と、凹部の側壁に形成されたサイドウォールと、凹部の
底部のサイドウォールの形成されていない部分の半導体
基板上に、トンネル酸化膜を介して形成されたフローテ
ィングゲートと、凹部の底部とサイドウォールとが接し
ている位置の半導体基板にそれぞれ形成されたソースお
よびドレイン領域と、フローティングゲート上を覆うよ
うに形成された絶縁膜と、絶縁膜を覆うように形成され
たコントロールゲートとを備えたものである。

【００１７】また、この発明に係る請求項２の半導体装
置は、請求項１において、絶縁層が、半導体基板の上面
に形成されたフィールド酸化膜と、凹部の底部の高さ位
置と同様の高さ位置の、フィールド酸化膜の下部の半導
体基板に形成されたメモリセル分離拡散層とにてなるも
のである。

【００１８】また、この発明に係る請求項３の半導体装
置の製造方法は、半導体基板上に所望のパターンにてな
るマスクを形成し、マスクを用いて半導体基板の所定の
深さ位置に不純物を注入し、メモリセル分離拡散層を形
成し、マスクを用いて半導体基板を酸化しフィールド酸
化膜を形成し、マスクを除去し、フィールド酸化膜をマ
スクとして半導体基板をエッチングし、底部位置がメモ
リセル分離拡散層と同様の深さ位置となるような凹部を
形成し、凹部の底部の側縁にソースおよびドレイン領域
をそれぞれ形成し、ソースおよびドレイン領域をそれぞ
れ覆うように凹部の側壁にサイドウォールを形成し、凹
部の底部のサイドウォールにて覆われていない半導体基
板上の位置にトンネル酸化膜を介してフローティングゲ
ートを形成し、フローティングゲートを覆うように絶縁
膜およびコントロールゲートを順次形成するものであ
る。

【００１９】また、この発明に係る請求項４の半導体装
置の製造方法は、請求項３において、サイドウォールお
よびフィールド酸化膜をマスクとして、トンネル酸化膜
の下部の半導体基板にチャネル領域を形成するものであ
る。

【００２０】

【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態を図について説明する。図１はＡＮＤ型の不
揮発性メモリを備えた半導体装置の構成を示す断面図で
ある。図において、従来と同様の部分は同一符号を付し
て説明を省略する。１７は半導体基板１が掘り下げられ
て形成された凹部１８を取り囲むように形成された素子
分離用のフィールド酸化膜である。

【００２１】１９はこの凹部１８の底部の高さ位置と同
様の高さ位置の、フィールド酸化膜１７の下部に形成さ
れたメモリセル分離拡散層で、フィールド酸化膜１７と
メモリセル分離拡散層１９とにて素子分離用の絶縁層が
形成されることとなる。２０は凹部１８の側壁に形成さ
れたサイドウォール、２１はフィールド酸化膜１７にて
囲まれた半導体基板１の凹部１８の底部のサイドウォー
ル２０の形成されていない箇所に、トンネル酸化膜２２
を介して形成されたフローティングゲートである。

【００２２】２３はこのフローティングゲート２１が半
導体基板１と接している位置に形成されているフローテ
ィングゲート２１の下部に形成されたチャネル領域であ
る。２４および２５は凹部１８の底部とサイドウォール
２０との接している位置の半導体基板１にそれぞれ形成
されたソースおよびドレイン領域、２６はフローティン
グゲート２１上を覆うように形成された絶縁膜で、例え
ば酸化膜、窒化膜および酸化膜が順次積層されてなるＯ
ＮＯ膜、２７はこのＯＮＯ膜２６を覆うように形成され
たコントロールゲートである。

【００２３】上記のように構成された実施の形態１の半
導体装置の製造方法について説明する。まず、従来の場
合と同様に、半導体基板１上に、下地酸化膜および窒化
膜を順次積層し、その上にレジストを塗布しパターニン
グしてレジスト膜１５を形成し、このレジスト膜１５を
マスクとしてパターニングされた下地酸化膜１３および
窒化膜１４を形成する（図３（ａ））。

【００２４】次に、下地酸化膜１３、窒化膜１４および
レジスト膜１５をマスクとして、例えば燐を注入しメモ
リセル分離拡散層１９を形成する。この際、メモリセル
分離拡散層１９は後述工程にて形成される凹部の底部と
同一の高さ位置となるように、半導体基板１の上面より
深い位置に形成されることとなる。この形成方法として
は、従来の場合より高電圧にて不純物を注入するか、ま
たは、注入後にドライブする方法などが考えられる（図
３（ｂ））。

【００２５】次に、下地酸化膜１３、窒化膜１４および
レジスト膜１５をマスクとして、ＬＯＣＯＳ法により半
導体基板１を酸化して、フィールド酸化膜１７を形成
し、下地酸化膜１３、窒化膜１４およびレジスト膜１５
を除去する（図３（ｃ））。次に、フィールド酸化膜１
７をマスクとして、半導体基板１の露出部をエッチング
し、凹部１８を形成する。

【００２６】この際に形成する凹部１８の深さとして
は、例えば３０００オンク゛ストロームないし５０００オンク゛ストローム
程度が適当であると考えられる。３０００オンク゛ストローム未
満では後述工程にて形成するフローティングゲートの面
積を十分に確保することが困難となる。また、５０００
オンク゛ストロームより深くなれば、半導体基板１のエッチング
の際にマスクとするフィールド酸化膜１７が必要以上に
エッチングされてしまい、フィールド酸化膜１７の本来
の機能を果たすことが困難になると考えられるためであ
る。（図４（ａ））。

【００２７】次に、凹部１８の底部の側縁の所定の部分
が開口されるようにパターニングされた第１のレジスト
膜２８を形成する。次に、この第１のレジスト膜２８を
マスクとして、所望の不純物を半導体基板１に注入し、
凹部１８の底部にソース領域２４を形成する（図４
（ｂ））。次に、第１のレジスト膜２８を除去する。

【００２８】次に、凹部１８の底部の側縁の所定の部分
が開口されるように、上記第１のレジスト膜２８と正・
反逆のパターニングがされた第２のレジスト膜２９を形
成する。次に、この第２のレジスト膜２９をマスクとし
て、所望の不純物を半導体基板１に注入し、凹部１８の
底部にドレイン領域２５を形成する（図５（ａ））。次
に、第２のレジスト膜２９を除去する。

【００２９】次に、ＣＶＤ法を用いて例えば酸化膜また
は窒化膜にてなる絶縁膜３０を全面に積層する（図５
（ｂ））。次に、エッチバックを行い絶縁膜３０を凹部
１８の側壁に残存させサイドウォール２０を形成する
（図６（ａ））。この際形成されたサイドウォール２０
により、上記形成されたソースおよびドレイン領域２
４、２５は覆われることとなる。

【００３０】次に、サイドウォール２０およびフィール
ド酸化膜１７をマスクとして、凹部１８の底部のサイド
ウォール２０にて覆われていない半導体基板１の位置に
チャネルドープ・チャネルストッパの不純物注入を行
い、チャネル領域２３を形成する。次に、半導体基板１
の露出部分を酸化し、トンネル酸化膜２２を形成する。
次に、例えばポリシリコン膜を全面に積層し、パターニ
ングすることによりフローティングゲート２１を形成す
る（図６（ｂ）、図２）。尚、図２は、フローティング
ゲート２１を形成した後の半導体装置の構成を示す平面
図であり、図６（ｂ）はこの図２のＶＩ−ｂ線の断面を
示したものである。

【００３１】このように、フローティングゲート２１が
形成されるため、直接ソースおよびドレイン領域２４、
２５と電気的に接続されることが防止されている。ま
た、サイドウォール２０の上面に沿うように、フローテ
ィングゲート２１が形成されるため、フローティングゲ
ート２１の容量を確保することできる。次に、フローテ
ィングゲート２１を覆うように、ＯＮＯ膜２６およびコ
ントロールゲート２７を順次形成する（図１）。

【００３２】上記のように形成された実施の形態１の半
導体装置によれば、ソースおよびドレイン領域２４、２
５はサイドウォール２０により覆われることとなるの
で、従来のようなバーズビークの入り込みがないため、
書き込み・消去特性にばらつきのない所定の電気特性を
有する不揮発性メモリを形成することが可能となる。ま
た、フローティングゲート２１は凹部１８のサイドウォ
ール２０に沿って形成されることとなるので、コントロ
ールゲート２７とフローティングゲート２１との容量を
十分に確保することができ、容量結合比が増大し、書き
込み・消去に要する時間を短縮することができる。

【００３３】またフローティングゲート２１を一層にて
形成するのみで、従来のフローティングゲートと同様面
積にて形成することができるため、工程数を従来の場合
より削減することができる。また、チャネル領域２３の
形成は、サイドウォール２０およびフィールド酸化膜１
７をマスクとして行うことができるため、セルフアライ
ンにて精度よく形成することができる。また、メモリ分
離拡散層１９の高さ位置を凹部１８の底部の高さ位置と
同様に形成し、隣接するソースおよびドレイン領域２
４、２５を確実に電気的に分離させたので、素子分離機
能を確実に果たすことができる。

【００３４】尚、上記実施の形態１の半導体装置によれ
ば、ソースおよびドレイン領域２４、２５を別々の工程
にて形成する例を示したが、これに限られることはなく
例えば、ソースおよびドレイン領域の不純物が同一のも
のにて行えるような場合には、チャネル領域２３が形成
される箇所のみを覆うようなレジスト膜を形成するよう
にして、不純物の注入を行いソースおよびドレイン領域
を同時に形成するようにしてもよいことは言うまでもな
い。

【００３５】また、チャネル領域２３を半導体基板１に
直接不純物を注入して形成する方法を示したが、これに
限られることはなく、不純物を注入する前に、半導体基
板１に注入保護膜としての酸化膜を形成した後に、不純
物を注入して形成するようにしてもよい。このように形
成すれば半導体基板１にダメージを生じることなく不純
物の注入を行うことが可能となる。

【００３６】

【発明の効果】以上のように、この発明の請求項１によ
れば、半導体基板が掘り下げられて形成された凹部を取
り囲むように形成された素子分離用の絶縁層と、凹部の
側壁に形成されたサイドウォールと、凹部の底部のサイ
ドウォールの形成されていない部分の半導体基板上に、
トンネル酸化膜を介して形成されたフローティングゲー
トと、凹部の底部とサイドウォールとが接している位置
の半導体基板にそれぞれ形成されたソースおよびドレイ
ン領域と、フローティングゲート上を覆うように形成さ
れた絶縁膜と、絶縁膜を覆うように形成されたコントロ
ールゲートとを備えたので、ソースおよびドレイン領域
を他の箇所に影響を与えることなくフローティングゲー
トから絶縁することができる半導体装置を得ることが可
能となる。

【００３７】また、この発明の請求項２によれば、請求
項１において、絶縁層が、半導体基板の上面に形成され
たフィールド酸化膜と、凹部の底部の高さ位置と同様の
高さ位置の、フィールド酸化膜の下部の半導体基板に形
成されたメモリセル分離拡散層とにてなるので、確実に
素子分離機能を果たすことができる半導体装置を得るこ
とが可能となる。

【００３８】また、この発明の請求項３によれば、半導
体基板上に所望のパターンにてなるマスクを形成し、マ
スクを用いて半導体基板の所定の深さ位置に不純物を注
入し、メモリセル分離拡散層を形成し、マスクを用いて
半導体基板を酸化しフィールド酸化膜を形成し、マスク
を除去し、フィールド酸化膜をマスクとして半導体基板
をエッチングし、底部位置がメモリセル分離拡散層と同
様の深さ位置となるような凹部を形成し、凹部の底部の
側縁にソースおよびドレイン領域をそれぞれ形成し、ソ
ースおよびドレイン領域をそれぞれ覆うように凹部の側
壁にサイドウォールを形成し、凹部の底部のサイドウォ
ールにて覆われていない半導体基板上の位置にトンネル
酸化膜を介してフローティングゲートを形成し、フロー
ティングゲートを覆うように絶縁膜およびコントロール
ゲートを順次形成するので、ソースおよびドレイン領域
を他の箇所に影響を与えることなくフローティングゲー
トから絶縁することができ、かつ素子分離機能を確実に
果たすことができる半導体装置の製造方法を提供するこ
とが可能となる。

【００３９】また、この発明の請求項４によれば、請求
項３において、サイドウォールおよびフィールド酸化膜
をマスクとして、トンネル酸化膜の下部の半導体基板に
チャネル領域を形成するので、セルフアラインにてチャ
ネル領域を精度よく形成することができる半導体装置の
製造方法を提供することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による半導体装置の
構成を示した断面図である。

【図２】 この発明の実施の形態１による半導体装置の
構成を示した平面図である。

【図３】 この発明の実施の形態１による半導体装置の
製造方法を示した断面図である。

【図４】 この発明の実施の形態１による半導体装置の
製造方法を示した断面図である。

【図５】 この発明の実施の形態１による半導体装置の
製造装置の構成を示した断面図である。

【図６】 この発明の実施の形態１による半導体装置の
製造装置の構成を示した断面図である。

【図７】 従来の半導体装置の構成を示した断面図であ
る。

【図８】 従来の半導体装置の製造方法を示した断面図
である。

【図９】 従来の半導体装置の製造方法を示した断面図
である。

【図１０】 従来の半導体装置の製造方法を示した断面
図である。

【図１１】 従来の半導体装置の問題点を説明するため
の図である。

【符号の説明】

１ 半導体基板、１７ フィールド酸化膜、１８ 凹
部、１９ メモリ分離拡散層、２０ サイドウォール、
２１ フローティングゲート、２２ トンネル酸化膜、
２３ チャネル領域、２４ ソース領域、２５ ドレイ
ン領域、２６ ＯＮＯ膜、２７ コントロールゲート、
２８ 第１のレジスト膜、２９ 第２のレジスト膜、３
０ 絶縁膜。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板が掘り下げられて形成された
   凹部を取り囲むように形成された素子分離用の絶縁層
   と、上記凹部の側壁に形成されたサイドウォールと、上
   記凹部の底部の上記サイドウォールの形成されていない
   部分の上記半導体基板上に、トンネル酸化膜を介して形
   成されたフローティングゲートと、上記凹部の底部と上
   記サイドウォールとが接している位置の上記半導体基板
   にそれぞれ形成されたソースおよびドレイン領域と、上
   記フローティングゲート上を覆うように形成された絶縁
   膜と、上記絶縁膜を覆うように形成されたコントロール
   ゲートとを備えたことを特徴とする半導体装置。
2. 【請求項２】 絶縁層が、半導体基板の上面に形成され
   たフィールド酸化膜と、上記凹部の底部の高さ位置と同
   様の高さ位置の、上記フィールド酸化膜の下部の上記半
   導体基板に形成されたメモリセル分離拡散層とにてなる
   ことを特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 半導体基板上に所望のパターンにてなる
   マスクを形成する工程と、上記マスクを用いて上記半導
   体基板の所定の深さ位置に不純物を注入し、メモリセル
   分離拡散層を形成する工程と、上記マスクを用いて上記
   半導体基板を酸化しフィールド酸化膜を形成する工程
   と、上記マスクを除去し、上記フィールド酸化膜をマス
   クとして上記半導体基板をエッチングし、底部位置が上
   記メモリセル分離拡散層と同様の深さ位置となるような
   凹部を形成する工程と、上記凹部の底部の側縁にソース
   およびドレイン領域をそれぞれ形成する工程と、上記ソ
   ースおよびドレイン領域をそれぞれ覆うように上記凹部
   の側壁にサイドウォールを形成する工程と、上記凹部の
   底部の上記サイドウォールにて覆われていない上記半導
   体基板上の位置にトンネル酸化膜を介してフローティン
   グゲートを形成する工程と、上記フローティングゲート
   を覆うように絶縁膜およびコントロールゲートを順次形
   成する工程とを備えたことを特徴とする半導体装置の製
   造方法。
4. 【請求項４】 サイドウォールおよびフィールド酸化膜
   をマスクとして、上記トンネル酸化膜の下部の半導体基
   板にチャネル領域を形成する工程を備えたことを特徴と
   する請求項３に記載の半導体装置の製造方法。