JP2002305260A - 不揮発性メモリ素子及びその製造方法 - Google Patents
不揮発性メモリ素子及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 有効チャネル長を増加させスレショルド電圧
の分布を改善することができるＥＥＰＲＯＭセル及びそ
の製造方法を提供する。 【解決手段】 不揮発性メモリ素子は、半導体基板上に
形成されたトンネル絶縁膜を含むゲート絶縁膜と；トン
ネル絶縁膜を含むゲート絶縁膜上に形成されたメモリト
ランジスタゲートと；メモリトランジスタゲートと離隔
されてゲート絶縁膜上に形成されたセレクトトランジス
タゲートと；トンネル絶縁膜下部の基板に形成され、一
定接合深さを有する第１不純物領域と；第１不純物領域
と離隔されて基板内に形成され、メモリトランジスタゲ
ートと一定部分オーバーラップされてソース領域を形成
し、一定接合深さを有する第２不純物領域と；第１不純
物領域と離隔されて基板内に形成され、セレクトトラン
ジスタゲートと一定部分オーバーラップされてドレイン
領域を形成し、一定接合深さを有する第３不純物領域を
含む。第２不純物領域は低濃度不純物領域と高濃度不純
物領域とで構成され、第２不純物領域は第１不純物領域
及び第３不純物領域より接合深さが浅い。
の分布を改善することができるＥＥＰＲＯＭセル及びそ
の製造方法を提供する。 【解決手段】 不揮発性メモリ素子は、半導体基板上に
形成されたトンネル絶縁膜を含むゲート絶縁膜と；トン
ネル絶縁膜を含むゲート絶縁膜上に形成されたメモリト
ランジスタゲートと；メモリトランジスタゲートと離隔
されてゲート絶縁膜上に形成されたセレクトトランジス
タゲートと；トンネル絶縁膜下部の基板に形成され、一
定接合深さを有する第１不純物領域と；第１不純物領域
と離隔されて基板内に形成され、メモリトランジスタゲ
ートと一定部分オーバーラップされてソース領域を形成
し、一定接合深さを有する第２不純物領域と；第１不純
物領域と離隔されて基板内に形成され、セレクトトラン
ジスタゲートと一定部分オーバーラップされてドレイン
領域を形成し、一定接合深さを有する第３不純物領域を
含む。第２不純物領域は低濃度不純物領域と高濃度不純
物領域とで構成され、第２不純物領域は第１不純物領域
及び第３不純物領域より接合深さが浅い。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
に係り、さらに具体的には有効チャネル長さを増やして
スレショルド電圧の分布を改善することができるＥＥＰ
ＲＯＭセル及びその製造方法に関する。
に係り、さらに具体的には有効チャネル長さを増やして
スレショルド電圧の分布を改善することができるＥＥＰ
ＲＯＭセル及びその製造方法に関する。
【０００２】
【従来の技術】電気的に消去が可能なＥＥＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇ
ｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒ
ｙ）素子では、ファウラーノードハイム（Ｆｏｗｌｅｒ
−Ｎｏｒｄhｅｉｍ）現象により薄い絶縁層、すなわち
ＳｉＯ２のようなトンネル酸化膜を通した電子の移動に
よってフローティングゲートに電荷が貯蔵される。この
貯蔵された電荷の量によりトランジスタがオンまたはオ
フされる。この際、トランジスタがオンまたはオフされ
るか否かは電圧の大きさに依存し、この電圧をスレショ
ルド電圧という。このようなＥＥＰＲＯＭ素子は、メモ
リ容量の増加に供なって単位セルの大きさを縮少（ｓh
ｒｉｎｋ）することが要求されている。この要求に応じ
て単位セルの大きさを縮少させるとセルの特性が不良に
なるという問題点が発生する。
ｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇ
ｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒ
ｙ）素子では、ファウラーノードハイム（Ｆｏｗｌｅｒ
−Ｎｏｒｄhｅｉｍ）現象により薄い絶縁層、すなわち
ＳｉＯ２のようなトンネル酸化膜を通した電子の移動に
よってフローティングゲートに電荷が貯蔵される。この
貯蔵された電荷の量によりトランジスタがオンまたはオ
フされる。この際、トランジスタがオンまたはオフされ
るか否かは電圧の大きさに依存し、この電圧をスレショ
ルド電圧という。このようなＥＥＰＲＯＭ素子は、メモ
リ容量の増加に供なって単位セルの大きさを縮少（ｓh
ｒｉｎｋ）することが要求されている。この要求に応じ
て単位セルの大きさを縮少させるとセルの特性が不良に
なるという問題点が発生する。
【０００３】図１は、従来のフロトックスタイプ（ＦＬ
ＯＴＯＸ：ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｕｎｎｅｌ
ｏｘｉｄｅ ｔｙｐｅ）のＥＥＰＲＯＭセルの断面構
造を図示したものである。図１を参照すると、従来のＥ
ＥＰＲＯＭセルは、図面上には示さなかったが半導体基
板１０はアクティブ領域とフィールド領域とを備える。
半導体基板１０のアクティブ領域の所定部分には、厚さ
の薄いトンネル絶縁膜１５が形成され、このトンネル絶
縁膜１５が形成された部分を除外したアクティブ領域に
はトンネル絶縁膜１５より相対的に厚いゲート絶縁膜１
７が形成される。
ＯＴＯＸ：ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｕｎｎｅｌ
ｏｘｉｄｅ ｔｙｐｅ）のＥＥＰＲＯＭセルの断面構
造を図示したものである。図１を参照すると、従来のＥ
ＥＰＲＯＭセルは、図面上には示さなかったが半導体基
板１０はアクティブ領域とフィールド領域とを備える。
半導体基板１０のアクティブ領域の所定部分には、厚さ
の薄いトンネル絶縁膜１５が形成され、このトンネル絶
縁膜１５が形成された部分を除外したアクティブ領域に
はトンネル絶縁膜１５より相対的に厚いゲート絶縁膜１
７が形成される。
【０００４】トンネル絶縁膜１５を含むゲート絶縁膜１
７上に、メモリトランジスタ２０を構成するフローティ
ングゲート２１、層間絶縁膜２２及びセンスライン２３
の積層された構造を有するメモリトランジスタゲートが
形成される。そして、メモリトランジスタ２０と所定間
隔だけ離隔されたゲート絶縁膜１７上に、セレクトトラ
ンジスタ３０を構成するワードライン２５を備えたセレ
クトトランジスタゲートが形成される。
７上に、メモリトランジスタ２０を構成するフローティ
ングゲート２１、層間絶縁膜２２及びセンスライン２３
の積層された構造を有するメモリトランジスタゲートが
形成される。そして、メモリトランジスタ２０と所定間
隔だけ離隔されたゲート絶縁膜１７上に、セレクトトラ
ンジスタ３０を構成するワードライン２５を備えたセレ
クトトランジスタゲートが形成される。
【０００５】メモリトランジスタ２０のフローティング
ゲート２１とセンスライン２３そしてセレクトトランジ
スタ３０のワードライン２５の側壁にはスペーサ１８が
形成される。トンネル絶縁膜１５下部の半導体基板１０
には、セレクトトランジスタ３０のワードライン２５と
オーバーラップされるようにチャネル領域４０が形成さ
れる。このチャネル領域４０は、トンネル絶縁膜１５下
部の半導体基板１０に形成されたＮ＋型高濃度不純物領
域３１とＮ＋型高濃度不純物領域３１に接して半導体基
板１０に形成されたＮ−型低濃度不純物領域３５とで構
成される。
ゲート２１とセンスライン２３そしてセレクトトランジ
スタ３０のワードライン２５の側壁にはスペーサ１８が
形成される。トンネル絶縁膜１５下部の半導体基板１０
には、セレクトトランジスタ３０のワードライン２５と
オーバーラップされるようにチャネル領域４０が形成さ
れる。このチャネル領域４０は、トンネル絶縁膜１５下
部の半導体基板１０に形成されたＮ＋型高濃度不純物領
域３１とＮ＋型高濃度不純物領域３１に接して半導体基
板１０に形成されたＮ−型低濃度不純物領域３５とで構
成される。
【０００６】チャネル領域４０から所定間隔離隔された
半導体基板１０にメモリトランジスタ２０のフローティ
ングゲート２１とオーバーラップするようにコモンソー
ス領域５０が形成される。このコモンソース領域５０は
Ｎ＋型高濃度不純物領域３２とＮ−型低濃度不純物領域
３６との二重接合（ＤＤ：ｄｏｕｂｌｅ ｄｉｆｆｕｓ
ｉｏｎ）構造を有する。また、チャネル領域４０と所定
間隔離隔された半導体基板１０に、セレクトトランジス
タ３０のワードライン２５とオーバーラップされるよう
にドレイン領域６０が形成される。このドレイン領域６
０はＮ＋型高濃度不純物領域３３とＮ−型低濃度不純物
領域３７との二重接合構造を有する。
半導体基板１０にメモリトランジスタ２０のフローティ
ングゲート２１とオーバーラップするようにコモンソー
ス領域５０が形成される。このコモンソース領域５０は
Ｎ＋型高濃度不純物領域３２とＮ−型低濃度不純物領域
３６との二重接合（ＤＤ：ｄｏｕｂｌｅ ｄｉｆｆｕｓ
ｉｏｎ）構造を有する。また、チャネル領域４０と所定
間隔離隔された半導体基板１０に、セレクトトランジス
タ３０のワードライン２５とオーバーラップされるよう
にドレイン領域６０が形成される。このドレイン領域６
０はＮ＋型高濃度不純物領域３３とＮ−型低濃度不純物
領域３７との二重接合構造を有する。
【０００７】このような構造を有する従来のＥＥＰＲＯ
Ｍセルにおいて、チャネル領域４０を構成するＮ＋型高
濃度不純物領域３１と接するＮ−型低濃度不純物領域３
５、コモンソース領域５０を構成するＮ−型低濃度不純
物領域３６及びドレイン領域６０を構成するＮ−型低濃
度不純物領域３７は、チャネル領域４０を構成するＮ ＋
型高濃度不純物領域３１を形成した後、半導体基板１０
に同時に同一深さで形成する。次に、Ｎ＋型高濃度不純
物領域３２、３３をＮ−型低濃度不純物領域３６、３７
より浅い接合深さを有するようにＮ−型低濃度不純物領
域３６、３７内に形成して、二重接合構造のコモンソー
ス領域５０とドレイン領域６０とを形成する。
Ｍセルにおいて、チャネル領域４０を構成するＮ＋型高
濃度不純物領域３１と接するＮ−型低濃度不純物領域３
５、コモンソース領域５０を構成するＮ−型低濃度不純
物領域３６及びドレイン領域６０を構成するＮ−型低濃
度不純物領域３７は、チャネル領域４０を構成するＮ ＋
型高濃度不純物領域３１を形成した後、半導体基板１０
に同時に同一深さで形成する。次に、Ｎ＋型高濃度不純
物領域３２、３３をＮ−型低濃度不純物領域３６、３７
より浅い接合深さを有するようにＮ−型低濃度不純物領
域３６、３７内に形成して、二重接合構造のコモンソー
ス領域５０とドレイン領域６０とを形成する。
【０００８】
【発明が解決しようとする課題】このように、従来のＥ
ＥＰＲＯＭセルは、コモンソース領域５０を構成するＮ
−型低濃度不純物領域３６がチャネル領域４０及びドレ
イン領域６０のＮ−型低濃度不純物領域３５、３７と同
時に深い接合深さで形成されるので、サイド拡散（ｓｉ
ｄｅ ｄｉｆｆｕｓｉｏｎ）によりＮ−型低濃度不純物
領域３６がメモリトランジスタ２０のフローティングゲ
ート２１下部のチャネル領域４０側に拡張される。した
がって、コモンソース領域５０のＮ−型低濃度不純物領
域３６のチャネル領域４０側への拡張によりチャネル領
域４０との距離マージンが小さくなるという問題点があ
った。
ＥＰＲＯＭセルは、コモンソース領域５０を構成するＮ
−型低濃度不純物領域３６がチャネル領域４０及びドレ
イン領域６０のＮ−型低濃度不純物領域３５、３７と同
時に深い接合深さで形成されるので、サイド拡散（ｓｉ
ｄｅ ｄｉｆｆｕｓｉｏｎ）によりＮ−型低濃度不純物
領域３６がメモリトランジスタ２０のフローティングゲ
ート２１下部のチャネル領域４０側に拡張される。した
がって、コモンソース領域５０のＮ−型低濃度不純物領
域３６のチャネル領域４０側への拡張によりチャネル領
域４０との距離マージンが小さくなるという問題点があ
った。
【０００９】この問題は、ＥＥＰＲＯＭセルの大きさが
縮少されるとより一層深刻となる。ＥＥＰＲＯＭセルの
有効チャネル長が短くなると、ショートチャネル効果
（ｓhｏｒｔ ｃhａｎｎｅｌ ｅｆｆｅｃｔ）が発生
し、これによりソース領域５０とドレイン領域６０との
間に強い電界が印加されてドリフト性の電流（ｄｒｉｆ
ｔ ｃｕｒｒｅｎｔ）が誘起される。このようなドリフ
ト性電流に起因した漏れ電流（ｌｅａｋａｇｅ ｃｕｒ
ｒｅｎｔ）によりＥＥＰＲＯＭセルのスレショルド電圧
Ｖｔhの分布が発生して素子の特性が低下するという問
題点があった。
縮少されるとより一層深刻となる。ＥＥＰＲＯＭセルの
有効チャネル長が短くなると、ショートチャネル効果
（ｓhｏｒｔ ｃhａｎｎｅｌ ｅｆｆｅｃｔ）が発生
し、これによりソース領域５０とドレイン領域６０との
間に強い電界が印加されてドリフト性の電流（ｄｒｉｆ
ｔ ｃｕｒｒｅｎｔ）が誘起される。このようなドリフ
ト性電流に起因した漏れ電流（ｌｅａｋａｇｅ ｃｕｒ
ｒｅｎｔ）によりＥＥＰＲＯＭセルのスレショルド電圧
Ｖｔhの分布が発生して素子の特性が低下するという問
題点があった。
【００１０】本発明は前述のような従来技術の問題点を
解決するためのものであり、その目的は、スレショルド
電圧の分布を改善し、セルの特性を向上させることがで
きる不揮発性メモリ素子及びその製造方法を提供するこ
とにある。本発明の他の目的は、セル大きさを増加させ
ないで有効チャネル長を増加させてスレショルド電圧の
分布を改善することができる不揮発性メモリ素子及びそ
の製造方法を提供することにある。本発明のさらに他の
目的は、コモンソース領域の構造を浅い接合深さを有す
るＬＤＤ構造に変更し、スレショルド電圧の分布を改善
することができる不揮発性メモリ素子及びその製造方法
を提供することにある。
解決するためのものであり、その目的は、スレショルド
電圧の分布を改善し、セルの特性を向上させることがで
きる不揮発性メモリ素子及びその製造方法を提供するこ
とにある。本発明の他の目的は、セル大きさを増加させ
ないで有効チャネル長を増加させてスレショルド電圧の
分布を改善することができる不揮発性メモリ素子及びそ
の製造方法を提供することにある。本発明のさらに他の
目的は、コモンソース領域の構造を浅い接合深さを有す
るＬＤＤ構造に変更し、スレショルド電圧の分布を改善
することができる不揮発性メモリ素子及びその製造方法
を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明は、半導体基板上に形成されたトンネル絶縁膜
を含むゲート絶縁膜と；前記トンネル絶縁膜を含むゲー
ト絶縁膜上に形成されたメモリトランジスタゲートと；
前記メモリトランジスタゲートと離隔されて前記ゲート
絶縁膜上に形成されたセレクトトランジスタゲートと；
前記トンネル絶縁膜下部の基板に形成され、一定接合深
さを有する第１不純物領域と；前記第１不純物領域と離
隔されて前記基板内に形成され、前記メモリトランジス
タゲートと一定部分オーバーラップされてソース領域を
形成し、一定接合深さを有する第２不純物領域と；前記
第１不純物領域と離隔されて基板内に形成され、前記セ
レクトトランジスタゲートと一定部分オーバーラップさ
れてドレイン領域を形成し、一定接合深さを有する第３
不純物領域とを含み、前記第２不純物領域は低濃度不純
物領域と高濃度不純物領域とで構成され、前記第２不純
物領域の深さは前記第１不純物領域及び前記第３不純物
領域の深さより浅い不揮発性メモリ素子を提供すること
を特徴とする。
の本発明は、半導体基板上に形成されたトンネル絶縁膜
を含むゲート絶縁膜と；前記トンネル絶縁膜を含むゲー
ト絶縁膜上に形成されたメモリトランジスタゲートと；
前記メモリトランジスタゲートと離隔されて前記ゲート
絶縁膜上に形成されたセレクトトランジスタゲートと；
前記トンネル絶縁膜下部の基板に形成され、一定接合深
さを有する第１不純物領域と；前記第１不純物領域と離
隔されて前記基板内に形成され、前記メモリトランジス
タゲートと一定部分オーバーラップされてソース領域を
形成し、一定接合深さを有する第２不純物領域と；前記
第１不純物領域と離隔されて基板内に形成され、前記セ
レクトトランジスタゲートと一定部分オーバーラップさ
れてドレイン領域を形成し、一定接合深さを有する第３
不純物領域とを含み、前記第２不純物領域は低濃度不純
物領域と高濃度不純物領域とで構成され、前記第２不純
物領域の深さは前記第１不純物領域及び前記第３不純物
領域の深さより浅い不揮発性メモリ素子を提供すること
を特徴とする。
【００１２】前記第２不純物領域を構成する低濃度不純
物領域と高濃度不純物領域とはＬＤＤ構造をなし、前記
第３不純物領域は二重接合構造を有する低濃度不純物領
域と高濃度不純物領域とで構成される。前記メモリトラ
ンジスタゲートは、フローティングゲート、層間絶縁膜
及びセンスラインの積層構造を有し、前記セレクトトラ
ンジスタゲートはフローティングゲート、層間絶縁膜及
びワードラインの積層構造または単一のワードラインで
構成される。前記メモリトランジスタゲート及びセレク
トトランジスタゲートを構成するフローティングゲート
はポリシリコン膜で構成され、前記層間絶縁膜はＳｉＯ
２またはＯ／Ｎ／Ｏのいずれかで構成され、前記ワード
ラインはポリシリコン膜またはポリサイドのいずれかで
構成される。前記トンネル絶縁膜は、ＳｉＯ２またはＳ
ｉＯＮのいずれかで構成される。前記第１乃至第３低濃
度不純物領域はＮ−型低濃度不純物であり、前記第１乃
至第３高濃度不純物領域はＮ＋型高濃度不純物領域であ
る。
物領域と高濃度不純物領域とはＬＤＤ構造をなし、前記
第３不純物領域は二重接合構造を有する低濃度不純物領
域と高濃度不純物領域とで構成される。前記メモリトラ
ンジスタゲートは、フローティングゲート、層間絶縁膜
及びセンスラインの積層構造を有し、前記セレクトトラ
ンジスタゲートはフローティングゲート、層間絶縁膜及
びワードラインの積層構造または単一のワードラインで
構成される。前記メモリトランジスタゲート及びセレク
トトランジスタゲートを構成するフローティングゲート
はポリシリコン膜で構成され、前記層間絶縁膜はＳｉＯ
２またはＯ／Ｎ／Ｏのいずれかで構成され、前記ワード
ラインはポリシリコン膜またはポリサイドのいずれかで
構成される。前記トンネル絶縁膜は、ＳｉＯ２またはＳ
ｉＯＮのいずれかで構成される。前記第１乃至第３低濃
度不純物領域はＮ−型低濃度不純物であり、前記第１乃
至第３高濃度不純物領域はＮ＋型高濃度不純物領域であ
る。
【００１３】また、本発明はその上部にトンネル絶縁膜
を含むゲート絶縁膜が形成され、前記トンネル絶縁膜下
部に第１高濃度不純物領域が形成された半導体基板を提
供する段階と；前記トンネル絶縁膜を含むゲート絶縁膜
上にメモリトランジスタゲートを形成すると同時に前記
メモリトランジスタゲートと離隔されたセレクトトラン
ジスタゲートを形成する段階と；前記半導体基板内に前
記第１高濃度不純物領域と接する第１低濃度不純物領域
を形成してチャネル領域を形成すると共に、前記第１低
濃度不純物領域と離隔されて前記セレクトトランジスタ
ゲートと一定部分オーバーラップされる第２低濃度不純
物領域を形成する段階と；前記半導体基板内に前記第１
高濃度不純物領域と離隔されて前記メモリトランジスタ
ゲートとオーバーラップされる第３低濃度不純物領域を
形成する段階と；前記第３低濃度不純物領域と接する第
２高濃度不純物領域を形成してコモンソース領域を形成
すると共に、前記第２低濃度不純物領域内に第３高濃度
不純物領域を形成してドレイン領域を形成する段階を含
む不揮発性メモリ素子の製造方法を提供することを特徴
とする。
を含むゲート絶縁膜が形成され、前記トンネル絶縁膜下
部に第１高濃度不純物領域が形成された半導体基板を提
供する段階と；前記トンネル絶縁膜を含むゲート絶縁膜
上にメモリトランジスタゲートを形成すると同時に前記
メモリトランジスタゲートと離隔されたセレクトトラン
ジスタゲートを形成する段階と；前記半導体基板内に前
記第１高濃度不純物領域と接する第１低濃度不純物領域
を形成してチャネル領域を形成すると共に、前記第１低
濃度不純物領域と離隔されて前記セレクトトランジスタ
ゲートと一定部分オーバーラップされる第２低濃度不純
物領域を形成する段階と；前記半導体基板内に前記第１
高濃度不純物領域と離隔されて前記メモリトランジスタ
ゲートとオーバーラップされる第３低濃度不純物領域を
形成する段階と；前記第３低濃度不純物領域と接する第
２高濃度不純物領域を形成してコモンソース領域を形成
すると共に、前記第２低濃度不純物領域内に第３高濃度
不純物領域を形成してドレイン領域を形成する段階を含
む不揮発性メモリ素子の製造方法を提供することを特徴
とする。
【００１４】前記メモリトランジスタゲートと前記セレ
クトトランジスタゲートとを形成する方法は第１導電膜
と層間絶縁膜を前記ゲート絶縁膜上に蒸着する段階と；
前記層間絶縁膜と前記第１導電膜とをエッチングして前
記メモリトランジスタゲートのフローティングゲートを
形成する段階と；前記フローティングゲートを酸化させ
て前記フローティングゲートの側壁に酸化膜を形成する
段階と；前記フローティングゲートを含む前記ゲート絶
縁膜上に第２導電膜を蒸着する段階と；前記第２導電膜
をエッチングして前記フローティングゲート上にメモリ
トランジスタゲートのセンスラインを形成すると共に、
前記ゲート絶縁膜上に前記セレクトトランジスタゲート
のワードラインを形成する段階を含む。
クトトランジスタゲートとを形成する方法は第１導電膜
と層間絶縁膜を前記ゲート絶縁膜上に蒸着する段階と；
前記層間絶縁膜と前記第１導電膜とをエッチングして前
記メモリトランジスタゲートのフローティングゲートを
形成する段階と；前記フローティングゲートを酸化させ
て前記フローティングゲートの側壁に酸化膜を形成する
段階と；前記フローティングゲートを含む前記ゲート絶
縁膜上に第２導電膜を蒸着する段階と；前記第２導電膜
をエッチングして前記フローティングゲート上にメモリ
トランジスタゲートのセンスラインを形成すると共に、
前記ゲート絶縁膜上に前記セレクトトランジスタゲート
のワードラインを形成する段階を含む。
【００１５】前記第１高濃度不純物領域は、燐イオンま
たはヒ素イオンを４０乃至１００ｋｅＶの注入エネルギ
ー、１．０ｘ１０１３乃至１．０ｘ１０１４原子／cm２
の注入量で注入して形成される。前記第２及び第３高濃
度不純物領域はヒ素イオンを４０乃至６０ｋｅＶの注入
エネルギー、１．０ｘ１０１５乃至５．０ｘ１０１５原
子／cm２の注入量で注入して形成される。前記第１及び
第２低濃度不純物領域は、燐イオンを８０乃至９０ｋｅ
Ｖの注入エネルギー、１．０ｘ１０１２乃至５．０ｘ１
０１３原子／cm２の注入量で注入して形成される高電圧
低濃度接合領域である。前記第３低濃度不純物領域は燐
イオンまたはヒ素イオンを３０乃至８０ｋｅＶの注入エ
ネルギー、１．０ｘ１０１ ２乃至１．０ｘ１０１３原子
／cm２の注入量で注入して形成される低電圧低濃度接合
領域である。前記第２高濃度不純物領域と前記第３高濃
度不純物領域とを形成する段階より前に前記メモリトラ
ンジスタゲートの前記フローティングゲートと前記セン
スラインの側壁及び前記セレクトトランジスタゲートの
前記ワードラインの側壁にスペーサを形成する段階をさ
らに含む。
たはヒ素イオンを４０乃至１００ｋｅＶの注入エネルギ
ー、１．０ｘ１０１３乃至１．０ｘ１０１４原子／cm２
の注入量で注入して形成される。前記第２及び第３高濃
度不純物領域はヒ素イオンを４０乃至６０ｋｅＶの注入
エネルギー、１．０ｘ１０１５乃至５．０ｘ１０１５原
子／cm２の注入量で注入して形成される。前記第１及び
第２低濃度不純物領域は、燐イオンを８０乃至９０ｋｅ
Ｖの注入エネルギー、１．０ｘ１０１２乃至５．０ｘ１
０１３原子／cm２の注入量で注入して形成される高電圧
低濃度接合領域である。前記第３低濃度不純物領域は燐
イオンまたはヒ素イオンを３０乃至８０ｋｅＶの注入エ
ネルギー、１．０ｘ１０１ ２乃至１．０ｘ１０１３原子
／cm２の注入量で注入して形成される低電圧低濃度接合
領域である。前記第２高濃度不純物領域と前記第３高濃
度不純物領域とを形成する段階より前に前記メモリトラ
ンジスタゲートの前記フローティングゲートと前記セン
スラインの側壁及び前記セレクトトランジスタゲートの
前記ワードラインの側壁にスペーサを形成する段階をさ
らに含む。
【００１６】
【発明の実施の形態】以下、本発明をさらに具体的に説
明するために本発明の実施例を添付図面を参照しながら
詳細に説明する。図２は、本発明の実施例によるＥＥＰ
ＲＯＭセルのレイアウト図であって、図３は図２のＸ−
Ｘ'線に沿って切断した断面構造、図４はＹ-Ｙ’線に沿
って切断した断面構造を図示したものである。
明するために本発明の実施例を添付図面を参照しながら
詳細に説明する。図２は、本発明の実施例によるＥＥＰ
ＲＯＭセルのレイアウト図であって、図３は図２のＸ−
Ｘ'線に沿って切断した断面構造、図４はＹ-Ｙ’線に沿
って切断した断面構造を図示したものである。
【００１７】図２乃至図４を参照して本発明の一実施例
によるＥＥＰＲＯＭセルの構造を説明する。半導体基板
４００は活性領域４０３とフィールド領域４０５とを備
える。半導体基板４００の活性領域４０３の所定部分に
は厚さの薄いトンネル絶縁膜４１２が形成され、活性領
域４０３のトンネル絶縁膜４１２を除外した部分にはト
ンネル絶縁膜４１２より相対的に厚いゲート絶縁膜４１
１が形成される。トンネル絶縁膜４１２はＳｉＯ２また
はＳｉＯＮのいずれかで作製される。
によるＥＥＰＲＯＭセルの構造を説明する。半導体基板
４００は活性領域４０３とフィールド領域４０５とを備
える。半導体基板４００の活性領域４０３の所定部分に
は厚さの薄いトンネル絶縁膜４１２が形成され、活性領
域４０３のトンネル絶縁膜４１２を除外した部分にはト
ンネル絶縁膜４１２より相対的に厚いゲート絶縁膜４１
１が形成される。トンネル絶縁膜４１２はＳｉＯ２また
はＳｉＯＮのいずれかで作製される。
【００１８】トンネル絶縁膜４１２を含んだゲート絶縁
膜４１１上に、メモリトランジスタを構成する、フロー
ティングゲート４５２、層間絶縁膜４１３及びセンスラ
イン４５５の積層された構造を有するメモリトランジス
タゲート４５０が形成される。そして、メモリトランジ
スタゲート４５０と所定間隔だけ離隔されて、ゲート絶
縁膜４１１上に、セレクトトランジスタを構成する、ワ
ードライン４５６を備えたセレクトトランジスタゲート
４６０が形成される。この際、メモリトランジスタゲー
ト４５０のフローティングゲート４５２はポリシリコン
膜で作製され、メモリトランジスタゲート４５０のセン
スラインとセレクトトランジスタゲート４６０のワード
ライン４５６とはポリシリコン膜またはポリサイドで作
製され、層間絶縁膜はＳｉＯ２またはＯ／Ｎ／Ｏ膜のい
ずれかで作製される。
膜４１１上に、メモリトランジスタを構成する、フロー
ティングゲート４５２、層間絶縁膜４１３及びセンスラ
イン４５５の積層された構造を有するメモリトランジス
タゲート４５０が形成される。そして、メモリトランジ
スタゲート４５０と所定間隔だけ離隔されて、ゲート絶
縁膜４１１上に、セレクトトランジスタを構成する、ワ
ードライン４５６を備えたセレクトトランジスタゲート
４６０が形成される。この際、メモリトランジスタゲー
ト４５０のフローティングゲート４５２はポリシリコン
膜で作製され、メモリトランジスタゲート４５０のセン
スラインとセレクトトランジスタゲート４６０のワード
ライン４５６とはポリシリコン膜またはポリサイドで作
製され、層間絶縁膜はＳｉＯ２またはＯ／Ｎ／Ｏ膜のい
ずれかで作製される。
【００１９】半導体基板４００には３個の接合領域すな
わち、チャネル領域４４０、コモンソース領域４４８及
びドレイン領域４４９が形成される。チャネル領域４４
０は、トンネル絶縁膜４１２下部の半導体基板４００に
セレクトトランジスタゲート４６０のワードライン４５
６とオーバーラップされるように形成される。また、チ
ャネル領域４４０はトンネル絶縁膜４１２下部の半導体
基板４００に形成されたＮ＋型高濃度不純物領域４４１
及びＮ＋型高濃度不純物領域４４１に接し、半導体基板
４００に形成されたＮ−型低濃度不純物領域４４２で構
成される。
わち、チャネル領域４４０、コモンソース領域４４８及
びドレイン領域４４９が形成される。チャネル領域４４
０は、トンネル絶縁膜４１２下部の半導体基板４００に
セレクトトランジスタゲート４６０のワードライン４５
６とオーバーラップされるように形成される。また、チ
ャネル領域４４０はトンネル絶縁膜４１２下部の半導体
基板４００に形成されたＮ＋型高濃度不純物領域４４１
及びＮ＋型高濃度不純物領域４４１に接し、半導体基板
４００に形成されたＮ−型低濃度不純物領域４４２で構
成される。
【００２０】コモンソース領域４４８は、チャネル領域
４４０と所定間隔離隔された半導体基板４００に、メモ
リトランジスタゲート４５０のフローティングゲート４
５２にオーバーラップされるように形成される。また、
コモンソース領域４４８はＮ −型低濃度不純物領域４４
４とＮ−型低濃度不純物領域４４４に接するＮ＋型高濃
度不純物領域４４５とで構成され、ＬＤＤ（ｌｉｇhｔ
ｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を有する。
４４０と所定間隔離隔された半導体基板４００に、メモ
リトランジスタゲート４５０のフローティングゲート４
５２にオーバーラップされるように形成される。また、
コモンソース領域４４８はＮ −型低濃度不純物領域４４
４とＮ−型低濃度不純物領域４４４に接するＮ＋型高濃
度不純物領域４４５とで構成され、ＬＤＤ（ｌｉｇhｔ
ｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を有する。
【００２１】ドレイン領域４４９は、チャネル領域４４
０と所定間隔離隔された半導体基板４００に、セレクト
トランジスタゲート４６０のワードライン４５６にオー
バーラップされるように形成される。また、ドレイン領
域４４９は、相対的に接合深さが深いＮ−型低濃度不純
物領域４４３と、Ｎ−型低濃度不純物領域４４３内に形
成された相対的に接合深さが浅いＮ＋型高濃度不純物領
域４４６とで構成された二重接合構造を有する。
０と所定間隔離隔された半導体基板４００に、セレクト
トランジスタゲート４６０のワードライン４５６にオー
バーラップされるように形成される。また、ドレイン領
域４４９は、相対的に接合深さが深いＮ−型低濃度不純
物領域４４３と、Ｎ−型低濃度不純物領域４４３内に形
成された相対的に接合深さが浅いＮ＋型高濃度不純物領
域４４６とで構成された二重接合構造を有する。
【００２２】また、本発明の一実施例によるＥＥＰＲＯ
Ｍセルは、メモリトランジスタゲート４５０のフローテ
ィングゲート４５２、センスライン４５５、およびセレ
クトトランジスタゲート４６０のワードライン４５６の
側壁にスペーサ４１６が形成され、メモリトランジスタ
ゲート４５０のフローティングゲート４５２の側壁には
酸化膜４１４が形成される。メモリトランジスタゲート
４５０とセレクトトランジスタゲート４６０とが形成さ
れた半導体基板４００上にはドレイン領域４４９のＮ＋
型高濃度不純物領域４４６を露出させるためのコンタク
トホール４１８を備えた層間絶縁膜４１７が形成され
る。層間絶縁膜４１７上にはコンタクトホール４１８を
介してドレイン領域４４９と電気的に連結されるビット
ライン４５８が形成される。
Ｍセルは、メモリトランジスタゲート４５０のフローテ
ィングゲート４５２、センスライン４５５、およびセレ
クトトランジスタゲート４６０のワードライン４５６の
側壁にスペーサ４１６が形成され、メモリトランジスタ
ゲート４５０のフローティングゲート４５２の側壁には
酸化膜４１４が形成される。メモリトランジスタゲート
４５０とセレクトトランジスタゲート４６０とが形成さ
れた半導体基板４００上にはドレイン領域４４９のＮ＋
型高濃度不純物領域４４６を露出させるためのコンタク
トホール４１８を備えた層間絶縁膜４１７が形成され
る。層間絶縁膜４１７上にはコンタクトホール４１８を
介してドレイン領域４４９と電気的に連結されるビット
ライン４５８が形成される。
【００２３】本発明の一実施例によるＥＥＰＲＯＭ素子
において、コモンソース領域４４８のＮ＋型高濃度不純
物領域４４５と接するＮ−型低濃度不純物領域４４４
は、チャネル領域４４０を構成するＮ−型低濃度不純物
領域４４２及びドレイン領域４４９を構成するＮ−型低
濃度不純物領域４４３より相対的に接合深さが浅くなる
ように形成される。
において、コモンソース領域４４８のＮ＋型高濃度不純
物領域４４５と接するＮ−型低濃度不純物領域４４４
は、チャネル領域４４０を構成するＮ−型低濃度不純物
領域４４２及びドレイン領域４４９を構成するＮ−型低
濃度不純物領域４４３より相対的に接合深さが浅くなる
ように形成される。
【００２４】それゆえ、Ｎ−型低濃度不純物領域４４４
は、従来のＥＥＰＲＯＭにおいて接合深さの深いＮ−型
低濃度不純物領域（図１の３６）よりサイド拡散によっ
てチャネル領域４４０により少なく拡張される。すなわ
ち、従来は０．５μｍ程度拡張されたが、本発明では
０．３μｍ程度拡張される。したがって、セル大きさを
増やさなくても従来のＥＥＰＲＯＭセルに比べて有効チ
ャネル長を増やすことができ、ＥＥＰＲＯＭセルのスレ
ショルド電圧Ｖｔhの分布を改善することができる。
は、従来のＥＥＰＲＯＭにおいて接合深さの深いＮ−型
低濃度不純物領域（図１の３６）よりサイド拡散によっ
てチャネル領域４４０により少なく拡張される。すなわ
ち、従来は０．５μｍ程度拡張されたが、本発明では
０．３μｍ程度拡張される。したがって、セル大きさを
増やさなくても従来のＥＥＰＲＯＭセルに比べて有効チ
ャネル長を増やすことができ、ＥＥＰＲＯＭセルのスレ
ショルド電圧Ｖｔhの分布を改善することができる。
【００２５】図５は、本発明の他の実施例による、図２
のＸ−Ｘ'線に沿うＥＥＰＲＯＭセルの断面構造を図示
したものである。図５を参照すると、本発明の他の実施
例によるＥＥＰＲＯＭセルは、図３に示した一実施例に
よるＥＥＰＲＯＭセルの断面構造とはセレクトトランジ
スタゲート４６０の構造のみが異なる。すなわち、他の
実施例によるＥＥＰＲＯＭセルにおいて、セレクトトラ
ンジスタゲート４６０は、チャネル領域４４０及びドレ
イン領域４４９とオーバーラップされるようにゲート絶
縁膜４１１上に形成されたフローティングゲート４５
３、層間絶縁膜４１３及びワードライン４５６の積層構
造を有する。
のＸ−Ｘ'線に沿うＥＥＰＲＯＭセルの断面構造を図示
したものである。図５を参照すると、本発明の他の実施
例によるＥＥＰＲＯＭセルは、図３に示した一実施例に
よるＥＥＰＲＯＭセルの断面構造とはセレクトトランジ
スタゲート４６０の構造のみが異なる。すなわち、他の
実施例によるＥＥＰＲＯＭセルにおいて、セレクトトラ
ンジスタゲート４６０は、チャネル領域４４０及びドレ
イン領域４４９とオーバーラップされるようにゲート絶
縁膜４１１上に形成されたフローティングゲート４５
３、層間絶縁膜４１３及びワードライン４５６の積層構
造を有する。
【００２６】前述の構造を有する本発明の２個のトラン
ジスタ、すなわち、メモリトランジスタとセレクトトラ
ンジスタとが一つのセルを構成するフロトックスタイプ
のＥＥＰＲＯＭセルの消去（ｅｒａｓｅ）及びプログラ
ム（ｐｒｏｇｒａｍ）動作を説明すると次のようであ
る。まず、消去動作を説明する。メモリトランジスタの
メモリトランジスタゲート４５０のセンスライン４５５
に１５〜２０Ｖの高電圧（hｉｇh ｂｉａｓ）を印加
し、ドレイン領域４４９に電気的に連結されるビットラ
イン４５８に０Ｖを印加し、コモンソース領域４４８に
０Ｖを印加またはフローティングさせた状態で、セレク
トトランジスタのセレクトトランジスタゲート４６０の
ワードラインに１５〜２０Ｖの高電圧を印加する。
ジスタ、すなわち、メモリトランジスタとセレクトトラ
ンジスタとが一つのセルを構成するフロトックスタイプ
のＥＥＰＲＯＭセルの消去（ｅｒａｓｅ）及びプログラ
ム（ｐｒｏｇｒａｍ）動作を説明すると次のようであ
る。まず、消去動作を説明する。メモリトランジスタの
メモリトランジスタゲート４５０のセンスライン４５５
に１５〜２０Ｖの高電圧（hｉｇh ｂｉａｓ）を印加
し、ドレイン領域４４９に電気的に連結されるビットラ
イン４５８に０Ｖを印加し、コモンソース領域４４８に
０Ｖを印加またはフローティングさせた状態で、セレク
トトランジスタのセレクトトランジスタゲート４６０の
ワードラインに１５〜２０Ｖの高電圧を印加する。
【００２７】すると、ビットライン４５８とメモリトラ
ンジスタゲート４５０のセンスライン４５５との間に強
い電界が形成され、トンネル絶縁膜４１２を介して電子
がＦ−Ｎトンネル方式でメモリトランジスタゲート４５
０のフローティングゲート４５２にトンネリングされ
る。これによりメモリトランジスタゲート４５０のフロ
ーティングゲート４５２に電子が蓄積され、メモリトラ
ンジスタのスレショルド電圧Ｖｔhが約３ないし７Ｖ程
度に上昇する。したがって、ＥＥＰＲＯＭセルの消去動
作が行なわれる。
ンジスタゲート４５０のセンスライン４５５との間に強
い電界が形成され、トンネル絶縁膜４１２を介して電子
がＦ−Ｎトンネル方式でメモリトランジスタゲート４５
０のフローティングゲート４５２にトンネリングされ
る。これによりメモリトランジスタゲート４５０のフロ
ーティングゲート４５２に電子が蓄積され、メモリトラ
ンジスタのスレショルド電圧Ｖｔhが約３ないし７Ｖ程
度に上昇する。したがって、ＥＥＰＲＯＭセルの消去動
作が行なわれる。
【００２８】次に、プログラム動作を説明する。メモリ
トランジスタゲート４５０のセンスライン４５５に０Ｖ
を印加し、ドレイン領域４４９に電気的に連結されるビ
ットライン４５８に１５〜２０Ｖの高電圧を印加し、コ
モンソース領域４４８はフローティングさせた状態で、
セレクトトランジスタゲート４６０のワードライン４５
６に１５〜２０Ｖの高電圧を印加する。
トランジスタゲート４５０のセンスライン４５５に０Ｖ
を印加し、ドレイン領域４４９に電気的に連結されるビ
ットライン４５８に１５〜２０Ｖの高電圧を印加し、コ
モンソース領域４４８はフローティングさせた状態で、
セレクトトランジスタゲート４６０のワードライン４５
６に１５〜２０Ｖの高電圧を印加する。
【００２９】すると、メモリトランジスタゲート４５０
のフローティングゲート４５２に蓄積された電子が放電
される。これによりメモリトランジスタのスレショルド
電圧Ｖｔhが−４ないし０Ｖに低下する。したがって、
ＥＥＰＲＯＭセルのプログラム動作が行なわれる。した
がって、メモリトランジスタにプログラムされたデータ
の判読は、多数のＥＥＰＲＯＭセル中から選択されたセ
ルのビットラインとセンスラインとに所定の電圧を印加
し、メモリセルトランジスタの電流の有無を判読するこ
とで行なわれるようになる。
のフローティングゲート４５２に蓄積された電子が放電
される。これによりメモリトランジスタのスレショルド
電圧Ｖｔhが−４ないし０Ｖに低下する。したがって、
ＥＥＰＲＯＭセルのプログラム動作が行なわれる。した
がって、メモリトランジスタにプログラムされたデータ
の判読は、多数のＥＥＰＲＯＭセル中から選択されたセ
ルのビットラインとセンスラインとに所定の電圧を印加
し、メモリセルトランジスタの電流の有無を判読するこ
とで行なわれるようになる。
【００３０】図６乃至図１７は、図２のＸ−Ｘ'線に沿
って切断された工程別断面図を図示したものであって、
図５に図示された本発明の他の実施例による断面構造を
有するＥＥＰＲＯＭ素子の製造方法を説明するための工
程別断面図である。図６を参照すると、半導体基板４０
０上にゲート絶縁膜４１１を形成する。ゲート絶縁膜４
１１は酸化膜ＳｉＯ２であって、その厚さが３００乃至
５００Åを有することが望ましい。図面上には図示しな
かったが、ゲート絶縁膜４１１を形成する前に、アクテ
ィブ領域を除外した領域に素子分離用フィールド絶縁膜
を形成する。
って切断された工程別断面図を図示したものであって、
図５に図示された本発明の他の実施例による断面構造を
有するＥＥＰＲＯＭ素子の製造方法を説明するための工
程別断面図である。図６を参照すると、半導体基板４０
０上にゲート絶縁膜４１１を形成する。ゲート絶縁膜４
１１は酸化膜ＳｉＯ２であって、その厚さが３００乃至
５００Åを有することが望ましい。図面上には図示しな
かったが、ゲート絶縁膜４１１を形成する前に、アクテ
ィブ領域を除外した領域に素子分離用フィールド絶縁膜
を形成する。
【００３１】図７を参照すると、ゲート絶縁膜４１１上
にフォトレジスト膜４２１を塗布し、これをパターニン
グしてチャネル領域が形成される部分のゲート絶縁膜４
１１を露出させる。フォトレジスト膜４２１をイオン注
入用マスクとして利用して半導体基板４００にＮ＋型高
濃度不純物をイオン注入してチャネル領域のためのＮ ＋
型高濃度不純物領域４４１を形成する。
にフォトレジスト膜４２１を塗布し、これをパターニン
グしてチャネル領域が形成される部分のゲート絶縁膜４
１１を露出させる。フォトレジスト膜４２１をイオン注
入用マスクとして利用して半導体基板４００にＮ＋型高
濃度不純物をイオン注入してチャネル領域のためのＮ ＋
型高濃度不純物領域４４１を形成する。
【００３２】Ｎ＋型高濃度不純物領域４４１を形成する
ためのイオン注入４３１は、燐（ｐhｏｓｐhｏｒｕｓ）
イオンを４０乃至１００ｋｅＶの注入エネルギー、１．
０ｘ１０１３乃至１．０ｘ１０１４原子／cm２の注入量
（ｄｏｓｅ）で注入することが望ましい。チャネル領域
のためのＮ＋型高濃度不純物領域４４１を形成したあ
と、フォトレジスト膜４２１を除去する。
ためのイオン注入４３１は、燐（ｐhｏｓｐhｏｒｕｓ）
イオンを４０乃至１００ｋｅＶの注入エネルギー、１．
０ｘ１０１３乃至１．０ｘ１０１４原子／cm２の注入量
（ｄｏｓｅ）で注入することが望ましい。チャネル領域
のためのＮ＋型高濃度不純物領域４４１を形成したあ
と、フォトレジスト膜４２１を除去する。
【００３３】図８を参照すると、ゲート絶縁膜４１１上
にフォトレジスト膜４２２を再び塗布した後、パターニ
ングしてＮ＋型高濃度不純物領域４４１上部のゲート絶
縁膜４１１を露出させる。ついで、フォトレジスト膜４
２２をエッチングマスクとして利用して露出されたゲー
ト絶縁膜４１１をエッチングしてＮ＋型高濃度不純物領
域４４１が形成された半導体基板４００を露出させる。
にフォトレジスト膜４２２を再び塗布した後、パターニ
ングしてＮ＋型高濃度不純物領域４４１上部のゲート絶
縁膜４１１を露出させる。ついで、フォトレジスト膜４
２２をエッチングマスクとして利用して露出されたゲー
ト絶縁膜４１１をエッチングしてＮ＋型高濃度不純物領
域４４１が形成された半導体基板４００を露出させる。
【００３４】図９を参照すると、露出された半導体基板
４００上にトンネル酸化膜４１２を形成する。この際、
トンネル酸化膜４１２としてＳｉＯ２またはＳｉＯＮの
いずれかをゲート絶縁膜４１１より相対的に薄い厚さ、
例えば５０乃至９０Åの厚さに成長させることが望まし
い。トンネル酸化膜４１２を形成した後、フォトレジス
ト膜４２２を除去する。
４００上にトンネル酸化膜４１２を形成する。この際、
トンネル酸化膜４１２としてＳｉＯ２またはＳｉＯＮの
いずれかをゲート絶縁膜４１１より相対的に薄い厚さ、
例えば５０乃至９０Åの厚さに成長させることが望まし
い。トンネル酸化膜４１２を形成した後、フォトレジス
ト膜４２２を除去する。
【００３５】図１０を参照すると、トンネル酸化膜４１
２を含むゲート絶縁膜４１１上に第１導電膜４５１と層
間絶縁膜４１３とを順次形成する。この際、第１導電膜
４５１としてはポリシリコン膜を用いるのが望ましく、
層間絶縁膜４１３としてはＳｉＯ２の単一膜またはＯＮ
Ｏ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜のい
ずれかを用いるのが望ましい。
２を含むゲート絶縁膜４１１上に第１導電膜４５１と層
間絶縁膜４１３とを順次形成する。この際、第１導電膜
４５１としてはポリシリコン膜を用いるのが望ましく、
層間絶縁膜４１３としてはＳｉＯ２の単一膜またはＯＮ
Ｏ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜のい
ずれかを用いるのが望ましい。
【００３６】図１１と図１２とを参照すると、第１導電
膜４５１及び層間絶縁膜４１３をエッチングしてメモリ
トランジスタゲートとセレクトトランジスタゲートのフ
ローティングゲート４５２、４５３を形成する。つい
で、酸化工程によりフローティングゲート４５２、４５
３を酸化させ、約３００Åの厚さを有する酸化膜４１４
を形成する。
膜４５１及び層間絶縁膜４１３をエッチングしてメモリ
トランジスタゲートとセレクトトランジスタゲートのフ
ローティングゲート４５２、４５３を形成する。つい
で、酸化工程によりフローティングゲート４５２、４５
３を酸化させ、約３００Åの厚さを有する酸化膜４１４
を形成する。
【００３７】図１３及び図１４を参照すると、メモリト
ランジスタゲートとセレクトトランジスタゲートのフロ
ーティングゲート４５２、４５３を含むゲート絶縁膜４
１１上に第２導電膜４５４を蒸着する。第２導電膜４５
４としてポリサイドまたはポリシリコン膜を用いるのが
望ましい。第２導電膜４５４をパターニングし、メモリ
トランジスタゲート４５０のフローティングゲート４５
２上部の層間絶縁膜４１３上にセンスライン４５５を形
成すると同時にセレクトトランジスタゲート４６０のフ
ローティングゲート４５３上部の層間絶縁膜４１３上に
ワードライン４５６を形成する。これによって、フロー
ティングゲート４５２、層間絶縁膜４１３及びセンスラ
イン４５５の積層構造を有するメモリトランジスタのメ
モリトランジスタゲート４５０と、フローティングゲー
ト４５３、層間絶縁膜４１３及びワードライン４５６の
積層構造を有するセレクトトランジスタのセレクトトラ
ンジスタゲート４６０とが形成される。
ランジスタゲートとセレクトトランジスタゲートのフロ
ーティングゲート４５２、４５３を含むゲート絶縁膜４
１１上に第２導電膜４５４を蒸着する。第２導電膜４５
４としてポリサイドまたはポリシリコン膜を用いるのが
望ましい。第２導電膜４５４をパターニングし、メモリ
トランジスタゲート４５０のフローティングゲート４５
２上部の層間絶縁膜４１３上にセンスライン４５５を形
成すると同時にセレクトトランジスタゲート４６０のフ
ローティングゲート４５３上部の層間絶縁膜４１３上に
ワードライン４５６を形成する。これによって、フロー
ティングゲート４５２、層間絶縁膜４１３及びセンスラ
イン４５５の積層構造を有するメモリトランジスタのメ
モリトランジスタゲート４５０と、フローティングゲー
ト４５３、層間絶縁膜４１３及びワードライン４５６の
積層構造を有するセレクトトランジスタのセレクトトラ
ンジスタゲート４６０とが形成される。
【００３８】図１５を参照すると、メモリトランジスタ
ゲート４５０とセレクトトランジスタゲート４６０とが
形成された半導体基板４００上にフォトレジスト膜４２
３を塗布した後に、チャネル領域及びドレイン領域が形
成される部分のゲート絶縁膜４１１が露出されるように
パターニングする。フォトレジスト膜４２３をイオン注
入マスクとして利用し、基板にＮ−型低濃度不純物をイ
オン注入してＮ−型低濃度不純物領域４４２、４４３を
形成する。Ｎ−型低濃度不純物領域４４２はＮ＋型高濃
度不純物領域４４１と接するように形成され、チャネル
領域４４０を形成する。Ｎ−型低濃度不純物領域４４３
はドレイン領域として機能する。
ゲート４５０とセレクトトランジスタゲート４６０とが
形成された半導体基板４００上にフォトレジスト膜４２
３を塗布した後に、チャネル領域及びドレイン領域が形
成される部分のゲート絶縁膜４１１が露出されるように
パターニングする。フォトレジスト膜４２３をイオン注
入マスクとして利用し、基板にＮ−型低濃度不純物をイ
オン注入してＮ−型低濃度不純物領域４４２、４４３を
形成する。Ｎ−型低濃度不純物領域４４２はＮ＋型高濃
度不純物領域４４１と接するように形成され、チャネル
領域４４０を形成する。Ｎ−型低濃度不純物領域４４３
はドレイン領域として機能する。
【００３９】本発明の実施例で、Ｎ−型低濃度不純物領
域４４２、４４３を形成するためのイオン注入４３２は
燐イオンを８０乃至９０ｋｅＶの注入エネルギー、１．
０ｘ１０１２乃至５．０ｘ１０１３原子／cm２の注入量
（ｄｏｓｅ）で行うが、このような注入条件で形成され
たＮ−型低濃度不純物領域４４２、４４３を高電圧低濃
度接合領域（Ｈｉｇh ｖｏｌｔａｇｅＮ−、ＨＶ
Ｎ−）という。ＨＶＮ−接合領域４４２、４４３を形成
するためのイオン注入工程後、フォトレジスト膜４２３
を除去する。
域４４２、４４３を形成するためのイオン注入４３２は
燐イオンを８０乃至９０ｋｅＶの注入エネルギー、１．
０ｘ１０１２乃至５．０ｘ１０１３原子／cm２の注入量
（ｄｏｓｅ）で行うが、このような注入条件で形成され
たＮ−型低濃度不純物領域４４２、４４３を高電圧低濃
度接合領域（Ｈｉｇh ｖｏｌｔａｇｅＮ−、ＨＶ
Ｎ−）という。ＨＶＮ−接合領域４４２、４４３を形成
するためのイオン注入工程後、フォトレジスト膜４２３
を除去する。
【００４０】図１６を参照すると、基板全面にフォトレ
ジスト膜４２４を塗布してゲート絶縁膜中コモンソース
領域が形成される部分に対応する部分が露出されるよう
にパターニングする。フォトレジスト膜４２４をイオン
注入用マスクとして利用し、基板にイオン注入してメモ
リトランジスタゲート４５０のフローティングゲート４
５２とオーバーラップされるコモンソース領域のための
Ｎ−型低濃度不純物領域４４４を形成する。
ジスト膜４２４を塗布してゲート絶縁膜中コモンソース
領域が形成される部分に対応する部分が露出されるよう
にパターニングする。フォトレジスト膜４２４をイオン
注入用マスクとして利用し、基板にイオン注入してメモ
リトランジスタゲート４５０のフローティングゲート４
５２とオーバーラップされるコモンソース領域のための
Ｎ−型低濃度不純物領域４４４を形成する。
【００４１】本発明の実施例で、Ｎ−型低濃度不純物領
域４４４を形成するためのイオン注入４３４は燐イオン
またはヒ素（ａｒｓｅｎｉｃ）イオンを３０乃至８０ｋ
ｅＶの注入エネルギー、１．０ｘ１０１２乃至１．０ｘ
１０１３原子／cm２の注入量（ｄｏｓｅ）で行うが、こ
のような注入条件で形成されたＮ−型低濃度不純物領域
４４４を低電圧低濃度接合領域（ｌｏｗ ｖｏｌｔａｇ
ｅ Ｎ−、ＬＶＮ−）という。コモンソース領域のため
に形成された低濃度不純物領域であるＬＶＮ−接合領域
４４４は図１５に示したチャネル領域４４０のＨＶＮ−
接合領域４４２とドレイン領域のためのＨＶＮ−接合領
域４４３を形成するためのイオン注入条件とは異なる条
件で、これらＨＶＮ−接合領域４４２、４４３とは別途
の工程で形成される。
域４４４を形成するためのイオン注入４３４は燐イオン
またはヒ素（ａｒｓｅｎｉｃ）イオンを３０乃至８０ｋ
ｅＶの注入エネルギー、１．０ｘ１０１２乃至１．０ｘ
１０１３原子／cm２の注入量（ｄｏｓｅ）で行うが、こ
のような注入条件で形成されたＮ−型低濃度不純物領域
４４４を低電圧低濃度接合領域（ｌｏｗ ｖｏｌｔａｇ
ｅ Ｎ−、ＬＶＮ−）という。コモンソース領域のため
に形成された低濃度不純物領域であるＬＶＮ−接合領域
４４４は図１５に示したチャネル領域４４０のＨＶＮ−
接合領域４４２とドレイン領域のためのＨＶＮ−接合領
域４４３を形成するためのイオン注入条件とは異なる条
件で、これらＨＶＮ−接合領域４４２、４４３とは別途
の工程で形成される。
【００４２】したがって、ＬＶＮ−接合領域４４４は、
ＨＶＮ−接合領域４４２、４４３より相対的に接合深さ
が浅く形成され、サイド拡散距離が小さくなるので、メ
モリトランジスタの有効チャネル長（ｅｆｆｅｃｔｉｖ
ｅ ｃhａｎｎｅｌ ｌｅｎｇｔh）が増大する。ＬＶＮ
−接合領域４４４を形成するためのイオン注入工程４３
４後、フォトレジスト膜４２４を除去する。続いて、基
板全面にスペーサ用絶縁膜を蒸着した後、異方性乾式エ
ッチングによりメモリトランジスタゲート４５０のフロ
ーティングゲート４５２とセンスライン４５５の側壁、
およびセレクトトランジスタゲート４６０のフローティ
ングゲート４５３とワードライン４５６の側壁にそれぞ
れスペーサ４１６を形成する。
ＨＶＮ−接合領域４４２、４４３より相対的に接合深さ
が浅く形成され、サイド拡散距離が小さくなるので、メ
モリトランジスタの有効チャネル長（ｅｆｆｅｃｔｉｖ
ｅ ｃhａｎｎｅｌ ｌｅｎｇｔh）が増大する。ＬＶＮ
−接合領域４４４を形成するためのイオン注入工程４３
４後、フォトレジスト膜４２４を除去する。続いて、基
板全面にスペーサ用絶縁膜を蒸着した後、異方性乾式エ
ッチングによりメモリトランジスタゲート４５０のフロ
ーティングゲート４５２とセンスライン４５５の側壁、
およびセレクトトランジスタゲート４６０のフローティ
ングゲート４５３とワードライン４５６の側壁にそれぞ
れスペーサ４１６を形成する。
【００４３】図１７を参照すると、フォトレジスト膜４
２５を塗布し、ゲート絶縁膜４１１中コモンソース領域
のためのＬＶＮ−接合領域４４４とドレイン領域のため
のＨＶＮ−接合領域４４３に対応する部分が露出される
ようにフォトレジスト膜４２５をパターニングする。そ
して、パターニングされたフォトレジスト膜４２５をイ
オン注入用マスクとしてＮ＋型高濃度不純物をイオン注
入し、コモンソース領域のためのＮ＋型高濃度不純物領
域４４５とドレイン領域のためのＮ＋型高濃度不純物領
域４４６とを形成する。
２５を塗布し、ゲート絶縁膜４１１中コモンソース領域
のためのＬＶＮ−接合領域４４４とドレイン領域のため
のＨＶＮ−接合領域４４３に対応する部分が露出される
ようにフォトレジスト膜４２５をパターニングする。そ
して、パターニングされたフォトレジスト膜４２５をイ
オン注入用マスクとしてＮ＋型高濃度不純物をイオン注
入し、コモンソース領域のためのＮ＋型高濃度不純物領
域４４５とドレイン領域のためのＮ＋型高濃度不純物領
域４４６とを形成する。
【００４４】本発明の実施例で、Ｎ＋型高濃度不純物領
域４４５、４４６を形成するためのイオン注入４３４は
ヒ素イオンを４０乃至６０ｋｅＶの注入エネルギー、
１．０ｘ１０１５乃至５．０ｘ１０１５原子／cm２の注
入量（ｄｏｓｅ）で行なわれる。Ｎ＋型高濃度不純物領
域４４５は、ＬＶＮ−接合領域４４４と接するように形
成され、ＬＤＤ構造のコモンソース領域４４８を形成
し、Ｎ＋型高濃度不純物領域４４６は前記ＨＶＮ−接合
領域４４３より接合深さが浅く形成され、二重接合構造
のドレイン領域４４９を形成する。
域４４５、４４６を形成するためのイオン注入４３４は
ヒ素イオンを４０乃至６０ｋｅＶの注入エネルギー、
１．０ｘ１０１５乃至５．０ｘ１０１５原子／cm２の注
入量（ｄｏｓｅ）で行なわれる。Ｎ＋型高濃度不純物領
域４４５は、ＬＶＮ−接合領域４４４と接するように形
成され、ＬＤＤ構造のコモンソース領域４４８を形成
し、Ｎ＋型高濃度不純物領域４４６は前記ＨＶＮ−接合
領域４４３より接合深さが浅く形成され、二重接合構造
のドレイン領域４４９を形成する。
【００４５】Ｎ＋型高濃度不純物領域４４５、４４６を
形成するためのイオン注入用マスクとして用いられたフ
ォトレジスト膜４２５を除去して、図５に示したように
基板全面に層間絶縁膜４１７を形成した後、ドレイン領
域４４９のＮ＋型高濃度不純物領域４４６が露出される
ようにコンタクトホール４１８を形成する。ついで、層
間絶縁膜４１７上にドレイン領域４４９と電気的に連結
されるビットライン４５８を形成し、本発明のＥＥＰＲ
ＯＭセルが形成される。
形成するためのイオン注入用マスクとして用いられたフ
ォトレジスト膜４２５を除去して、図５に示したように
基板全面に層間絶縁膜４１７を形成した後、ドレイン領
域４４９のＮ＋型高濃度不純物領域４４６が露出される
ようにコンタクトホール４１８を形成する。ついで、層
間絶縁膜４１７上にドレイン領域４４９と電気的に連結
されるビットライン４５８を形成し、本発明のＥＥＰＲ
ＯＭセルが形成される。
【００４６】本発明の実施例では図１７に示したコモン
ソース領域４４８及びドレイン領域４４９のためのＮ＋
型高濃度不純物領域４４５、４４６を同時に形成した
が、他の実施例も可能である。この場合、図１７でゲー
ト絶縁膜４１１のコモンソース領域４４８に対応する部
分のみが露出されるようにフォトレジスト膜を形成し、
コモンソース領域４４８のＮ＋型高濃度不純物領域４４
５を形成し、層間絶縁膜４２５を形成した後、ドレイン
領域４４９のＨＶＮ−接合領域４４３が露出されるよう
にコンタクトホール４１７を形成する。そして、このコ
ンタクトホール４１７を通して不純物をイオン注入して
ドレイン領域４４９のＮ＋高濃度不純物領域４４６を形
成することもできる。
ソース領域４４８及びドレイン領域４４９のためのＮ＋
型高濃度不純物領域４４５、４４６を同時に形成した
が、他の実施例も可能である。この場合、図１７でゲー
ト絶縁膜４１１のコモンソース領域４４８に対応する部
分のみが露出されるようにフォトレジスト膜を形成し、
コモンソース領域４４８のＮ＋型高濃度不純物領域４４
５を形成し、層間絶縁膜４２５を形成した後、ドレイン
領域４４９のＨＶＮ−接合領域４４３が露出されるよう
にコンタクトホール４１７を形成する。そして、このコ
ンタクトホール４１７を通して不純物をイオン注入して
ドレイン領域４４９のＮ＋高濃度不純物領域４４６を形
成することもできる。
【００４７】これに対し、本発明の図３に示すような断
面構造を有するＥＥＰＲＯＭセルの製造方法では、図１
１の工程進行時に、第１導電膜４５１がトンネル絶縁膜
４１２を含んだゲート絶縁膜４１１上にのみ残るように
エッチングしてメモリトランジスタゲート４５０のフロ
ーティングゲート４５２のみを形成し、セレクトトラン
ジスタゲート４６０にはフローティングゲートが形成さ
れないようにする。以後の工程は図１２乃至図１７と同
一である。
面構造を有するＥＥＰＲＯＭセルの製造方法では、図１
１の工程進行時に、第１導電膜４５１がトンネル絶縁膜
４１２を含んだゲート絶縁膜４１１上にのみ残るように
エッチングしてメモリトランジスタゲート４５０のフロ
ーティングゲート４５２のみを形成し、セレクトトラン
ジスタゲート４６０にはフローティングゲートが形成さ
れないようにする。以後の工程は図１２乃至図１７と同
一である。
【００４８】
【発明の効果】以上説明したように、本発明のＥＥＰＲ
ＯＭセルでは、コモンソース領域の低濃度不純物領域を
チャネル領域及びドレイン領域の低濃度不純物領域とは
別途に形成し、ドレイン領域に比べて相対的に接合深さ
が浅く形成されるのでコモンソース領域のサイド拡散を
減少させることができる。それゆえ、セル大きさの増大
なしにメモリトランジスタの有効チャネル長を増加さ
せ、セルのＶｔh分布を改善させることができる。した
がって、ＥＥＰＲＯＭセルの特性を向上させるのみなら
ずＥＥＰＲＯＭセルの大きさを縮少させるという利点が
ある。本発明は望ましい実施例を参照して説明されてい
るが、当該技術分野の熟練された当業者は特許請求の範
囲に記載された本発明の思想及び領域から外れない範囲
内で本発明を多様に修正及び変更させることができるこ
とを理解されたい。
ＯＭセルでは、コモンソース領域の低濃度不純物領域を
チャネル領域及びドレイン領域の低濃度不純物領域とは
別途に形成し、ドレイン領域に比べて相対的に接合深さ
が浅く形成されるのでコモンソース領域のサイド拡散を
減少させることができる。それゆえ、セル大きさの増大
なしにメモリトランジスタの有効チャネル長を増加さ
せ、セルのＶｔh分布を改善させることができる。した
がって、ＥＥＰＲＯＭセルの特性を向上させるのみなら
ずＥＥＰＲＯＭセルの大きさを縮少させるという利点が
ある。本発明は望ましい実施例を参照して説明されてい
るが、当該技術分野の熟練された当業者は特許請求の範
囲に記載された本発明の思想及び領域から外れない範囲
内で本発明を多様に修正及び変更させることができるこ
とを理解されたい。
【図１】従来のＥＥＰＲＯＭセルの断面構造図。
【図２】本発明の実施例によるＥＥＰＲＯＭセルのレイ
アウト図。
アウト図。
【図３】図２のＸ−Ｘ'線に沿って切断された本発明の
一実施例によるＥＥＰＲＯＭセルの断面構造図。
一実施例によるＥＥＰＲＯＭセルの断面構造図。
【図４】図２のＹ−Ｙ'線に沿って切断された本発明の
一実施例によるＥＥＰＲＯＭセルの断面構造図。
一実施例によるＥＥＰＲＯＭセルの断面構造図。
【図５】図２のＸ−Ｘ'線に沿って切断された本発明の
他の実施例によるＥＥＰＲＯＭセルの断面構造図。
他の実施例によるＥＥＰＲＯＭセルの断面構造図。
【図６】図５に示した断面構造を有するＥＥＰＭＯＭセ
ルの製造方法を説明するための工程断面図（その１）。
ルの製造方法を説明するための工程断面図（その１）。
【図７】図５に示した断面構造を有するＥＥＰＭＯＭセ
ルの製造方法を説明するための工程断面図（その２）。
ルの製造方法を説明するための工程断面図（その２）。
【図８】図５に示した断面構造を有するＥＥＰＭＯＭセ
ルの製造方法を説明するための工程断面図（その３）。
ルの製造方法を説明するための工程断面図（その３）。
【図９】図５に示した断面構造を有するＥＥＰＭＯＭセ
ルの製造方法を説明するための工程断面図（その４）。
ルの製造方法を説明するための工程断面図（その４）。
【図１０】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その
５）。
セルの製造方法を説明するための工程断面図（その
５）。
【図１１】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その
６）。
セルの製造方法を説明するための工程断面図（その
６）。
【図１２】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その
７）。
セルの製造方法を説明するための工程断面図（その
７）。
【図１３】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その
８）。
セルの製造方法を説明するための工程断面図（その
８）。
【図１４】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その
９）。
セルの製造方法を説明するための工程断面図（その
９）。
【図１５】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その１
０）。
セルの製造方法を説明するための工程断面図（その１
０）。
【図１６】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その１
１）。
セルの製造方法を説明するための工程断面図（その１
１）。
【図１７】図５に示した断面構造を有するＥＥＰＭＯＭ
セルの製造方法を説明するための工程断面図（その１
２）。
セルの製造方法を説明するための工程断面図（その１
２）。
４００：半導体基板 ４０３：アクティブ領域 ４０５：フィールド領域 ４１１：ゲート絶縁膜 ４１２：トンネル絶縁膜 ４１３、４１７：層間絶縁膜 ４１６：スペーサ ４１８：コンタクトホール ４２１−４２５：フォトレジスト膜 ４３１−４３４：イオン注入 ４４１、４４５、４４６：Ｎ＋型高濃度不純物領域 ４４０：チャネル領域 ４４２、４４３：Ｎ−型低濃度不純物領域（ＨＶＮ−接
合領域） ４４４：Ｎ−型低濃度不純物領域（ＬＶＮ−接合領域） ４４８：コモンソース領域 ４４９：ドレイン領域 ４５０：メモリトランジスタゲート ４６０：セレクトトランジスタゲート ４５２、４５３：フローティングゲート ４５５：センスライン ４５６：ワードライン ４５８：ビットライン
合領域） ４４４：Ｎ−型低濃度不純物領域（ＬＶＮ−接合領域） ４４８：コモンソース領域 ４４９：ドレイン領域 ４５０：メモリトランジスタゲート ４６０：セレクトトランジスタゲート ４５２、４５３：フローティングゲート ４５５：センスライン ４５６：ワードライン ４５８：ビットライン
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Claims (21)
- 【請求項１】 半導体基板上に形成されたトンネル絶縁
膜を含むゲート絶縁膜と；前記トンネル絶縁膜を含むゲ
ート絶縁膜上に形成されたメモリトランジスタゲート
と；前記メモリトランジスタゲートと離隔されて前記ゲ
ート絶縁膜上に形成されたセレクトトランジスタゲート
と；前記トンネル絶縁膜下部の基板に形成され、一定接
合深さを有する第１不純物領域と；前記第１不純物領域
と離隔されて前記基板内に形成され、前記メモリトラン
ジスタゲートと一定部分オーバーラップされてソース領
域を形成し、一定接合深さを有する第２不純物領域と；
前記第１不純物領域と離隔されて基板内に形成され、前
記セレクトトランジスタゲートと一定部分オーバーラッ
プされてドレイン領域を形成し、一定接合深さを有する
第３不純物領域とを含み、 前記第２不純物領域は、低濃度不純物領域と高濃度不純
物領域とで構成され、前記第２不純物領域の深さは前記
第１不純物領域及び前記第３不純物領域の深さより浅い
ことを特徴とする不揮発性メモリ素子。 - 【請求項２】 前記第２不純物領域を構成する低濃度不
純物領域と高濃度不純物領域とは、ＬＤＤ構造をなすこ
とを特徴とする請求項１に記載の不揮発性メモリ素子。 - 【請求項３】 前記第３不純物領域は、二重接合構造を
有する低濃度不純物領域と高濃度不純物領域とで構成さ
れることを特徴とする請求項１に記載の不揮発性メモリ
素子。 - 【請求項４】 前記メモリトランジスタゲートは、フロ
ーティングゲート、層間絶縁膜及びセンスラインの積層
構造を有することを特徴とする請求項１に記載の不揮発
性メモリ素子。 - 【請求項５】 前記メモリトランジスタゲートを構成す
るフローティングゲートは、ポリシリコン膜で構成さ
れ、前記層間絶縁膜はＳｉＯ２またはＯ／Ｎ／Ｏのいず
れかで構成され、センスラインはポリシリコン膜または
ポリサイドのいずれかで構成されることを特徴とする請
求項４に記載の不揮発性メモリ素子。 - 【請求項６】 前記セレクトトランジスタゲートは、フ
ローティングゲート、層間絶縁膜及びワードラインの積
層構造を有することを特徴とする請求項１に記載の不揮
発性メモリ素子。 - 【請求項７】 前記セレクトトランジスタゲートを構成
するフローティングゲートは、ポリシリコン膜で構成さ
れ、前記層間絶縁膜はＳｉＯ２またはＯ／Ｎ／Ｏのいず
れかで構成され、前記ワードラインはポリシリコン膜ま
たはポリサイドのいずれかで構成されることを特徴とす
る請求項６に記載の不揮発性メモリ素子。 - 【請求項８】 前記セレクトトランジスタゲートは、単
一のワードラインで構成されることを特徴とする請求項
１に記載の不揮発性メモリ素子。 - 【請求項９】 前記セレクトトランジスタゲートを構成
するワードラインは、ポリシリコン膜またはポリサイド
のいずれかで構成されることを特徴とする請求項８に記
載の不揮発性メモリ素子。 - 【請求項１０】 前記トンネル絶縁膜は、ＳｉＯ２また
はＳｉＯＮのいずれかであることを特徴とする請求項１
に記載の不揮発性メモリ素子。 - 【請求項１１】 前記第１乃至第３低濃度不純物領域
は、Ｎ−型低濃度不純物領域であり、前記第１乃至第３
高濃度不純物領域はＮ＋型高濃度不純物領域であること
を特徴とする請求項１に記載の不揮発性メモリ素子。 - 【請求項１２】 その上部にトンネル絶縁膜を含むゲー
ト絶縁膜が形成され、前記トンネル絶縁膜下部に第１高
濃度不純物領域が形成された半導体基板を提供する段階
と；前記トンネル絶縁膜を含むゲート絶縁膜上にメモリ
トランジスタゲートを形成すると同時に前記メモリトラ
ンジスタゲートと離隔されたセレクトトランジスタゲー
トを形成する段階と；前記半導体基板内に前記第１高濃
度不純物領域と接する第１低濃度不純物領域を形成して
チャネル領域を形成すると共に、前記第１低濃度不純物
領域と離隔されて前記セレクトトランジスタゲートと一
定部分オーバーラップされる第２低濃度不純物領域を形
成する段階と；前記半導体基板内に前記第１高濃度不純
物領域と離隔されて前記メモリトランジスタゲートとオ
ーバーラップされる第３低濃度不純物領域を形成する段
階と；前記第３低濃度不純物領域と接する第２高濃度不
純物領域を形成してコモンソース領域を形成すると共
に、前記第２低濃度不純物領域内に第３高濃度不純物領
域を形成してドレイン領域を形成する段階を含むことを
特徴とする不揮発性メモリ素子の製造方法。 - 【請求項１３】 前記メモリトランジスタゲートと前記
セレクトトランジスタゲートとを形成する方法は、 第１導電膜と層間絶縁膜を前記ゲート絶縁膜上に蒸着す
る段階と；前記層間絶縁膜と前記第１導電膜とをエッチ
ングして前記メモリトランジスタゲートのフローティン
グゲートを形成する段階と；前記フローティングゲート
を酸化させて前記フローティングゲートの側壁に酸化膜
を形成する段階と；前記フローティングゲートを含む前
記ゲート絶縁膜上に第２導電膜を蒸着する段階と；前記
第２導電膜をエッチングして前記フローティングゲート
上に前記メモリトランジスタゲートのセンスラインを形
成すると共に、前記ゲート絶縁膜上に前記セレクトトラ
ンジスタゲートのワードラインを形成する段階を含むこ
とを特徴とする請求項１２に記載の不揮発性メモリ素子
の製造方法。 - 【請求項１４】 前記メモリトランジスタゲートの前記
フローティングゲート形成段階で、前記セレクトトラン
ジスタゲートの前記ワードライン下部に前記セレクトト
ランジスタゲートの前記フローティングゲートを同時に
形成することを特徴とする請求項１３に記載の不揮発性
メモリ素子の製造方法。 - 【請求項１５】 前記第１導電膜は、ポリシリコン膜で
あって、前記第２導電膜はポリシリコンまたはポリサイ
ドのいずれかであり、前記層間絶縁膜はＳｉＯ２または
ＯＮＯのいずれかであることを特徴とする請求項１４に
記載の不揮発性メモリ素子の製造方法。 - 【請求項１６】 前記トンネル酸化膜は、ＳｉＯ２また
はＳｉＯＮのいずれかであることを特徴とする請求項１
２に記載の不揮発性メモリ素子の製造方法。 - 【請求項１７】 前記第１高濃度不純物領域は、燐イオ
ンまたはヒ素イオンを４０乃至１００ｋｅＶの注入エネ
ルギー、１．０ｘ１０１３乃至１．０ｘ１０ １４原子／
cm２の注入量で注入して形成されることを特徴とする請
求項１２に記載の不揮発性メモリ素子の製造方法。 - 【請求項１８】 前記第２及び第３高濃度不純物領域
は、ヒ素イオンを４０乃至６０ｋｅＶの注入エネルギ
ー、１．０ｘ１０１５乃至５．０ｘ１０１５原子／cm２
の注入量で注入して形成されることを特徴とする請求項
１２に記載の不揮発性メモリ素子の製造方法。 - 【請求項１９】 前記第１及び第２低濃度不純物領域
は、燐イオンを８０乃至９０ｋｅＶの注入エネルギー、
１．０ｘ１０１２乃至５．０ｘ１０１３原子／cm２の注
入量で注入して形成される高電圧低濃度接合領域である
ことを特徴とする請求項１２に記載の不揮発性メモリ素
子の製造方法。 - 【請求項２０】 前記第３低濃度不純物領域は、燐イオ
ンまたはヒ素イオンを３０乃至８０ｋｅＶの注入エネル
ギー、１．０ｘ１０１２乃至１．０ｘ１０１ ３原子／cm
２の注入量で注入して形成される低電圧低濃度接合領域
であることを特徴とする請求項１２に記載の不揮発性メ
モリ素子の製造方法。 - 【請求項２１】 前記第２高濃度不純物領域と前記第３
高濃度不純物領域とを形成する段階より前に前記メモリ
トランジスタゲートの前記フローティングゲートと前記
センスラインの側壁及び前記セレクトトランジスタゲー
トの前記ワードラインの側壁にスペーサを形成する段階
をさらに含むことを特徴とする請求項１２に記載の不揮
発性メモリ素子の製造方法。
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Cited By (4)
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|---|---|---|---|---|
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Families Citing this family (10)
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|---|---|---|---|---|
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Family Cites Families (7)
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|---|---|---|---|---|
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| JP2830447B2 (ja) * | 1990-10-15 | 1998-12-02 | 日本電気株式会社 | 半導体不揮発性記憶装置 |
| KR100207504B1 (ko) * | 1996-03-26 | 1999-07-15 | 윤종용 | 불휘발성 메모리소자, 그 제조방법 및 구동방법 |
| US6127224A (en) * | 1997-12-31 | 2000-10-03 | Stmicroelectronics, S.R.L. | Process for forming a non-volatile memory cell with silicided contacts |
| IT1301799B1 (it) * | 1998-06-25 | 2000-07-07 | St Microelectronics Srl | Processo di fabbricazione di una memoria non volatile con ridottaresistenza delle linee di source comune. |
| KR100311971B1 (ko) * | 1998-12-23 | 2001-12-28 | 윤종용 | 비휘발성메모리반도체소자제조방법 |
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-
2001
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026696A (ja) * | 2003-07-01 | 2005-01-27 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍ素子およびその製造方法 |
| JP2005322920A (ja) * | 2004-04-30 | 2005-11-17 | Samsung Electronics Co Ltd | Ｅｅｐｒｏｍセルの製造方法 |
| US7408230B2 (en) | 2004-07-06 | 2008-08-05 | Samsung Electronics Co., Ltd. | EEPROM device having first and second doped regions that increase an effective channel length |
| JP2010050142A (ja) * | 2008-08-19 | 2010-03-04 | Oki Semiconductor Co Ltd | Ｅｅｐｒｏｍの製造方法 |
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