KR100189965B1 - 비휘발성 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 비휘발성 메모리 장치는 제1도전형의 반도체 기판과, 상기 반도체 기판상에 형성되고 얇은 제1부분고 상기 제1부분보다 두꺼운 제2부분으로 구성된 제1절연막과, 상기 제1절연막의 얇은 제1부분과 인접한 기판의 표면 근방에 상기 제1절연막의 얇은 제1부분과 오버랩되고 상기 제1도전형과 반대의 도전형으로 형성되는 제1불순물영역의 제1부분과, 상기 제1불순물 영역의 제1부분상에 상기 제1불순물 영역의 제1부분보다 얕게 형성되고 상기 제1도전형과 반대의 도전형으로 형성되어 소오스 및 드레인 역할을 하는 제1불순물 영역이 제2부분과, 상기 제1절연막의 제2부분과 인접한 반도체 기판의 표면 근방에 상기 제1도전형과 반대의 도전형으로 형성되고 소오스 및 드레인 역할을 하는 제2불순물 영역과, 상기 제1절연막 상에 순차적으로 형성되는 부유게이트, 유전체층과, 제어게이트와, 상기 제어게이트, 유전체층 및 부유게이트의 측벽과 상기 기판상에 형성되는 제2절연막을 구비한다. 이에 따라, 본 발명은 얇은 제1절연막의 질을 향상시킬 수 있어 소자의 신뢰성을 높일 수 있다.

Description

비휘발성 반도체 메모리장치 및 그 제조방법
제1도는 종래 기술에 의한 비휘발성 메모리장치의 단면도이다.
제2a도 내지 제2f도는 상기 제1도에 도시한 종래의 비휘발성 메모리장치의 제조방법을 도시한 단면도들이다.
제3도는 본 발명에 의한 비휘발성 메모리장치의 단면도이다.
제4a도 내지 제4e도는 상기 제3도에 도시한 본 발명의 비휘발성 메모리장치의 제조방법의 일예를 도시한 도면들이고, 각 도면의 (a)도는 단면도이고 (b)도는 평면도이다.
본 발명은 비휘발성 반도체 메모리장치(이하, 비휘발성 메모리장치라 칭함) 및 그 제조방법에 관한 것으로, 특히 터널산화막의 질을 향상시킬 수 있고 공정을 단순화할 수 있는 비휘발성 메모리장치에 관한 것이다.
데이터처리 시스템에 있어서 정보를 저장하기 위한 기억장치는 대단한 중요성을 가지고 있다. 반도체 메모리장치는 전원공급이 중단되면 메모리 내용을 손실하는 휘발성(Volatile) 메모리장치와 계속 저장하는 비휘발성(Nonvolatile) 메모리장치가 있다. 상기 비휘발성 메모리장치는 입력된 데이타를 읽기만 할 수 있는 ROM(read only memory)과 입력된 데이타를 전기적 방법을 이용하여 수정할 수 있는 EEPROM (Electrically Erasable Programmable Read Only Memory)으로 크게 분류할 수 있다. 또한, 상기 EEPROM으로 일괄적인 소거기능을 가진 플래쉬 메모리장치가 있으며, 상기 비휘발성 메모리장치로써 EEPROM은 일반적으로 MOS 부유게이트(Floating gate electrode)를 채용한 구조가 널리 사용되고 있다. 이러한 MOS 부유게이트를 채용한 비휘발성 메모리장치는 반도체 기판과 전기적으로 절연시킨 전도성 물질로 된 부유게이트를 사용하며, 또 이 부유게이트는 반도체 기판과 용량결합이 되어 있으므로 하전상태를 감지하는 MOS트랜지스터의 역할을 하게 된다. 따라서, 부유게이트의 전하의 존재여부에 따라, 이 MOS트랜지스더는 전도상태(ON) 또는 비전도상태(OFF)로 있게 되어 데이터 1 또는 0''을 저장하게 된다. 상기 부유게이트에 전하를 주입시키고 제거시키는 메카니즘으로는 애벌런치 항복(Avalanche breakdown)에 의해 생성되는 열전자(Hot electron) 및 터널링(Tunne1ing)효과 등이 사용된다.
한편, 상기 부유게이트를 사용하는 종래의 비휘발성 메모리장치는 제어게이트를 갖고 있으며, 데이타의 쓰기 및 소거를 위하여 제어게이트와 드레인에 고전압(공급전 압 : 약 20V)을 인가하여 부유게이트로 전하주입을 해야하므로 장시간의 프로그램 시간이 필요하다. 이를 개선하기 위하여 드레인 영역에 부분적으로 얇은 막(터널산화막)을 만들어 낮은 공급전압과 단시간의 프로그램 시간을 갖고자 하였다(참고문헌: 미합중국 특허 제4,016,588호). 그러나 상기 얇은 산화막을 사용하는 기술은 핫 캐리어 이온 주입으로 프로그램하기 때문에 높은 공급전압이 요구되고 터널산화막 하부의 접합(juction)을 형성하기 위해 이온주입이 행해지므로 터널산화막의 질이 저하된다. 더우기 프로그램을 핫 캐리어에 의해서 이루어지므로 터널산화막이 열화되어 소자의 신뢰성에 심각한 영향을 주는 문제점이 있다.
한편, 상기 핫 캐리어에 의한 프로그램 방법은 상술한 문제점을 야기하여 F-N 터널링을 이용한 프로그램 방법이 많이 사용되고 있으며 이를 제1도 내지 제2a-2f도를 이용하여 설명한다.
제1도는 종래 기술에 의한 비휘발성 메모리장치의 단면도이다. 구체적으로, 반도체 기판(1)상에 게이트산화막(3) 및 터널산화막(5)이 형성되어 있고, 상기 게이트산학막(3) 및 터널산화막(5) 상에 폴리실리콘막으로구성되는 제1도전층(7 : 부유게이트),ONO(산화막/질화막/산화막)로 구성되는 유전체층(9) 및 폴리실리콘막(11)과 금속실리사이드(13)로 구성되는 제2도전층(11과 13: 제어게이트)이 순차적으로 형성되어 있다.
특히, 기판(1)의 표면근방은 터널용 N-이온주입에 의해 형성되는 N-불순물영역(15: 이하, N-영역이라 칭함)과, N+이온주입에 의해 형성되는 N+불순물영역(17: 이하, 셀N+영역이라 칭함)과, 셀에 N+소오스/드레인(source/drain)영역형성을 위해 이온주입되어 형성되는 N+불순물영역(19: 이하, N+S/D영역이라 칭함)로 구분되어 있다.
제2a도 내지 제2f도는 상기 제1도에 도시한 종래의 비휘발성 메모리장치의 제조방법을 도시한 단면도들이다.
제2a도는 게이트산과막(3)을 형성한후 터널용 이온주입하는 단계를 나타낸다. 구체적으로, 반도체 기판(1) 상에 산화막을 형성한후 포토레지스트를 도포한다. 이어서, 상기 포토레지스트를 패턴닝하여 제1포토레지스트 패턴(21)을 형성한다. 다음에, 상기 제1포토레지스트 패턴(21)을 이온주입 마스크로 하여 비소(As)을 1.0E14 원자/㎠, 50Kev의 조건으로 이온주입하여 N-영역(15)을 형성한다. 계속하여, 상기 포토레지스트 패턴(21)을 식각마스크로 하여 상기 산화막을 BOE(buffered oxide etchant)로 식각하여)게이트산화막(3)을 형성한다.
제2b도는 터널 산화막(5)을 형성하는 단계를 나타낸다. 구체적으로, 상기 제1포토레지스트 패턴(21)을 제거한 후, 상기 기판(1)을 산화시켜 얇은 터널산화막(5)을 형성한다.
제2c도는 부유 게이트용 제1폴리실리콘막(7a), ONO막(9a) 및 제어게이트용 제2폴리실리콘막(1la) 및 금속 실리사이드(13a)를 형성하는 단계를 나타낸다. 구체적으로, 터널산화막(5) 및 게이트산화막(3)이 형성된 기판(1) 상에 제1폴리실리콘막(7a), ONO막(9a), 제2폴리실리콘막(11a) 및 금속 실리사이드(13a)를 순차적으로 형성한다.
제2d도는 부유 게이트 및 제어게이트를 형성한후 셀N+이온주입하는 단계를 나타낸다. 구체적으로, 상기 제1폴리실리콘막(7a), ONO막(9a), 제2폴리실리콘막(11a) 및 금속 실리사이드(13a)를 사진식각공정을 이용하여 패터닝한다. 이렇게 되면, 제1폴리실리콘막(7a)으로 구성되는 제1도전층(7: 부유 게이트), ONO막(9a)으로 구성되는 유전체층(9) 및 제2폴리실리콘막(1la)과 금속실리사이드(13a)로 구성되는 제2도전층(11과 13: 제어게이트)이 순차적으로 형성된다.
다음에, 셀 N+이온주입을 위하여 제2포토레지스트 패턴(23)을 형성한 후 상기 제2포토레지스트 패턴(23)을 이온주입마스크로 하여 이온주입한다.
제2e도는 고전압 이온주입을 실시하는 단계를 나타낸다. 먼저, 상기 이온주입마스크로 이용된 제2포토레지스트 패턴(23)을 제거한다. 다음에, 상기 부유게이트 및 제어게이트를 절연하기 의하여 기판(1)의 전면에 절연물질을 형성한 후 식각하여 제1절연막(25)을 형성한다.
이때, 기판의 표면근방은 셀N+영역(17)과 N-영역(15)이 형성되며, 기판상에 상기 셀 N+이온주입된 부분에 형성된 제1절연막(25)은 제2e도에 도시한 바와 같이 두껍게 형성되기 때문에 후공정에서 행해지는 N+소오스/드레인 이온주입시 차단막이 된다.
이어서, 고전압 트렌지스터의 이온주입을 위해 셀에 제3포토레지스트 패턴(27)을 형성하여 덮은 후 인을 각각 l.0E14 원자/C㎠, 100KeV와 2.0E13 원자/㎠, 60KeV의 조건으로, 순차적으로 고전압 이온주입을 실시하며, 이때 셀 부분은 이온주입되지 않는다.
제2f도는 N+소오스/드레인(source/drain)영역의 형성을 위해 N+S/D 이온주입하는 단계를 나타낸다. 먼저, 상기 제3포토레지스트 패턴(27)을 제거한다. 다음에, 상기 기판의 전면에 산화막을 형성한후 에치백하여 제2절연막(29)을 형성한다. 이어서, N+소오스/드레인(source/drain)영역의 형성을 위한 제4포토레지스트 패턴(도시 안됨)을 형성한다. 계속하여, 상기 제4포토레지스트 패턴이 형성된 기판의 전면에 비소를 6.0E15 원자/㎠, 60KeV의 조건으로 이온주입하여 N+S/D영역(19)을 형성한다.
이상 설명한 바와 같이 종래의 F-N 터널링을 위한 터널접합 형성기술은 기판이 노출된 상태에서 고농도 이온주입을 한후 터널산화하거나, 터널산화막상에서 고농도 이온 주입을 하기 때문에 터널산화막의 질이 저하되는 문제점이 있다. 또한, 집적도가 증가함에 따라서 더욱 더 터널산화막이 형성되는 부분의 폭(예를 들면, 0.8㎛미만)은 아주 작고 골이 깊기 때문에 섀도우 효과에 의해서 100Å미만의 터널산화막의 두께가 일정하게 형성되지 못하는 문제점이 있다.
따라서, 본 발명의 목적은 상기 문제점이 개선되어 터널산화막의 질의 저하를 방지할 수 있고 공정이 단순화된 비휘발성 메모리장치를 제공하는데 있다.
또한, 본 발명의 다른 목적은 상기 비휘발성 메모리장치의 적합한 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 의하여, 본 발명은 제1도전형의 반도체 기판과, 상기 반도체 기판상에 형성되고 얇은 제1부분과 상기 제1부분보다 두꺼운 제2부분으로 구성된 제1절연막과, 상기 제1절연막의 얇은 제1부분과 인접한 기판의 표면 근방에 상기 제1절연막의 얇은 제1부분과 오버랩되고 상기 제1도전형과 반대의 도전형으로 형성되는 제1불순물영역의 제1부분과, 상기 제l불순물 영역의 제1부분 상에 상기 제1불순물 영역의 제1부분보다 얕게 형성되고, 상기 제1도전형과 반대의 도전형으로 형성되어 소오스 및 드레인 역할을 하는 제1불순물 영역의 제2부분과, 상기 제1절연막의 제2부분과 인접한 반도체 기판의 표면 근방에 상기 제1도전형과 반대의 도전형으로 형성되고 소오스 및 드레인 역할을 하는 제2불순물영역과, 상기 제1절연막 상에 형성되는 부유게이트와, 상기 부유게이트 상에 형성되는 유전체층과, 상기유전체층 상에 형성되는 제어게이트과, 상기 제어게이트, 유전체층 및 부유게이트의 측벽과 상기 기판 상에 힝성되는 제2 절연막을 구비하는 것을 특징으로 하는 비휘발성 메모리장치를 제공한다.
또한, 본 발명의 다른 목적을 달성하기 위하여 본 발명은 제1도전형의 기판 상에 제1절연막을 형성하는 단계와, 상기 제1절연막 상에 부유게이트, 유전체층 및 제어게이트를 순차적으로 형성하는 단계와, 상기 제어게이트, 유전체층 및 부유게이트의 측벽 상에 제2절연막을 형성하는 단계와, 상기 제어게이트 사이의 일부를 매몰하도록 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이온주입마스크로 고전압 이온주입을 실시하여, 상기 제1도전형과 반대의 제1불순물영역의 제1부분을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 기판의 전면에 소오스/드레인용 이온주입을 실시하여 기판표면에 상기 제1부분보다 근접하게 상기 제1불순물영역의 제2부분과 상기 제1불순물영역과 이격되게 제2불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리장치의 제조방법을 제공한다.
상기 제1절연막을 형성하는 단계는, 기판 상에 콘택홀을 갖는 게이트산화막을 형성하는 단계와 상기 기판의 표면을 산화시켜 터널산화막을 형성하는 단계로 이루어지며, 상기 유전체층은 산화막/질화막/산화막의 복합막으로 형성한다.
또한, 상기 부유게이트는 폴리실리콘으로 형성하며, 상기 제어게이트는 폴리실리콘과 금속-실리콘 화합물, 예컨대, 텅스템-실리콘의 복합막으로 형성할 수 있다.
본 발명에 의하면, 터널용 이온주입을 하지 않고 고전압 접합을 위해서 실시하고 있는 이온주입의 양을 최적화하고, 그것의 측면 확산을 이용하여 터널 접합을 형성함으로써 터널산화막의 질을 향상시켜 소자의 신뢰성을 높이고 공정을 단순화할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
먼저, 본 발명의 비휘발성 매모리장치의 구조를 설명한다.
제3도는 본 발명에 의한 비휘발성 메모리장치의 단면도이다. 구체적으로, 반도체 기판(51)상에 게이트산화막(53) 및 터널산화막(55)이 형성되어 있고, 상기 게이트산화막(53) 및 터널산화막(55) 상에 폴리실리콘막으로 구성되는 제1도전층(57: 부유게이트), ONO로 구성되는 유전체층(59) 및 폴리실리콘막(61)과 금속실리사이드(63)로 구성되는 제2도전층(11과 13: 제어게이트)이 순차적으로 형성되어 있다.
특히, 본 발명은 기판(51)의 표면근방은 고전압 N-이온주입에 의해 형성되는 N-불순물영역(56: 제1불순물영역의 제1부분)과, 셀에 N+소오스/드레인(source/drain)영역형성을 위해 이온주입되어 헝성되는 N+불순물영역(59)로 구분되어 있다. 상기 N+불순물영역(59)은 상기 제1불순물영역의 제1부분의 상부에 위치하는 제1불순물영역의 제2부분(59a)과 상기 제1불순물영역(56,59a)과 이격되어 형성된 제2불순물영역(59b)으로 구분된다.
다음에, 제3도에 도시한 본 발명의 비휘발성 메모리장치의 제조방법을 설명한다.
제4a도 내지 제4e도는 상기 제3도에 도시한 본 발명의 비휘발성 메모리장치의 제조방법의 일례를 도시한 도면들이고, 각 도면의 (a)도는 단면도이고 (b)도는 평면도이다.
제4a도는 콘택홀을 갖는 게이트산화막(53)을 형성하는 단계를 나타낸다. 구체적으로, 반도체 기판(51) 상에 산화막을 형성한 후 포토레지스트를 도포한다. 이어서, 상기 포토레지스트를 패터닝하여 제1포토레지스트 패턴(65)을 형성한다. 이때 (b)도의 A부분은 포토레지스트 패턴(65)이 형성되지 않는 부분을 나타낸다. 다음에, 상기 포토레지스트 패턴(65)을 식각마스크로 하여 상기 산화막을 BOE(buffered oxide etchant)로 식각하여 게이트산화막(53)을 형성한다.
특히, 본 발명의 상기 종래의 터널용 이온주입을 실시하지 않기 때문에 후공정에 형성되는 터널산화막의 질을 향상시킬 수 있고, 더우기 터널산화막의 두께를 용이하게 조절할 수 있다.
제4b도는 터널 산화막(55)을 형성하는 단계를 나타낸다. 먼저, 상기 제1포토레지스트 패턴(65)을 제거한다. 다음에, 기판(51)의 표면을 산화시켜 터널산화막(55)을 형성한다.
제4c도는 부유 게이트용 제1폴리실리콘막(57a), ONO막(59a), 제어게이트용 제2폴리실리콘막(61a) 및 금속 실리사이드(63a)를 형성하는 단계를 나타낸다. 구체적으로, 터널산화막(55) 및 게이트산화막(53)이 형성된 기판(51) 상에 제1폴리실리콘막(57a), ONO막(59a), 제2폴리실리콘막(61a) 및 금속 실리사이드(63a)를 순차적으로 형성한다.
제4d도는 부유 게이트 및 제어케이트를 형성한후 고전압 이온주입하는 단계를나타낸다. 구체적으로, 상기 제1폴리실리콘막(57a), ONO막(59a), 제2폴리실리콘막(61a) 및 금속 실리사이드(63a)를 사건식각공정으로 패터닝한다. 이렇게 되면, 제1폴리실리콘막(57a)으로 구성되는 제1도전층(57: 부유게이트), ONO막(59a)으로 구성되는 유전체층(59) 및 제2폴리실리콘막(61a)과 금속실리사이드(63a)로 구성되는 제2도전층(61과 63: 제어게이트)이 순차적으로 형성된다.
다음에, 부유게이트(57), 유전체층(59) 및 제어게이트(61, 63)의 측벽에 제1절연막(67)을 형성한후 제어게이트(61, 63)사이의 영역을 매립하도록 제2포토레지스트 패턴(69)을 형성한다. 이때 (b)도의 A와 B부분은 제2포토레지스트 패턴(69)이 형성되는 부분이다. 이어서, 상기 제2포토레지스트 패턴(69)을 이온주입마스크로 고전압 이온주입을 실시하는데, 본 실시예에서는 인을 각각 1.0E14 원자/㎠, 100KeV와 2.0E13 원자/㎠, 60KeV의 조건으로 순차적으로 고전압 이온주입을 실시한다.
제4e도는 N+소오스/드레인(source/drain)영역의 형성을 위해 N+S/D 이온주입하는 단계를 나타낸다. 먼저, 이온주입마스크로 이용된 제2포토레지스트 패턴(69)를 제거한다. 다음에, 기펀의 전면에 절연물질, 예컨대 산화물을 형성한후 에치백하여 제2 절연막(71)을 형성한다. 이어서, N+소오스/드레인(source/drain)영역의 형성을 위한 제3포토레지스트 패턴(도시 안됨)을 형성한다.
여기서 (b)도를 참조하면, 셀의 전면에는 제3포토레지스트 패턴이 형성되지 않으며, 따라서 A, B, C 및 D부분의 전면에 이온주입되고, C부분은 후에 설명되는 제2불순물영역(59b)이 형성되는 부분이다. 계속하여, 상기 제4포토레지스트 패턴이 형성된 기판의 전면에 N+소오스/드레인 이온주입을 실시하는데, 본 실시예에서는 비소를 6.0E15 원자/㎠, 60KeV의 조건으로 이온주입한다. 이렇게 되면, 기판(51)의 표면근방은 고전압 N-이온주입에 의해 형성되는 N-불순물영역(56: 제1불순물영역의 제1부분)과, 셀에 N+소오스/드레인(source/drain)영역형성을 위해 이온주입되어 형성되는 N+불순물영역(59)로 구분된다. 그리고, 상기 N+불순물영역(59)은 상기 제1불순물영역의 제1부분의 상부에 위치하는 제1불순물영역의 제2부분(59a)과 상기 제1불순물영역(56, 59a)과 이격되어 형성된 제2불순물영역(59b)으로 구분된다. 또한, 터널 영역의 접합은 고전압 이온주입과 열처리에 의한 측면 확산에 의하여 형성된다.
이상, 본 발명에 의하면 터널산화막의 터널 영역 접합을 형성하기 위해서 종래에 별도로 실시하고 있는 이온주입을 하지 않고 고전압 접합을 위해서 실시하고 있는 이온주입의 양을 최적화하고, 그것의 측면 확산을 이용하여 터널접합을 형성함으로써 터널산화막의 질을 향상시켜 소자의 신뢰성을 높이고, 공정을 단순화할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.

Claims (6)

  1. 제1도전형의 반도체 기판, 상기 반도체 기판 상에 형성되고 얇은 제1부분과 상기 제1부분보다 두꺼운 제2부분으로 구성된 제1절연막, 상기 제1절연막의 얇은 제1부분과 인접한 기판의 표면 근방에 상기 제1절연막의 얇은 제1부분과 오버랩되고 상기 제1도전형과 반대의 도전형으로 형성되는 제1불순물영역이 제1부분, 상기 제1불순물 영역의 제1부분상에 상기 제1불순물 영역의 제1부분보다 얕게 형성되고 상기 제1도전형과 반대의 도전형으로 형성되어 소오스 및 드레인 역할을 하는 제1불순물 영역의 제2부분, 상기 제1절연막의 제2부분과 인접한 반도체 기판의 표면 근방에 상기 제1도전형과 반대의 도전형으로 형성되고 소오스 및 드레인 역할을 하는 제2불순물영역, 상기 제1절연막 상에 형성되는 부유게이트, 상기 부유게이트 상에 형성되는 유전체층, 상기 유전체층 상에 형성되는 제어게이트, 및 상기 제어게이트, 유전체층 및 부유게이트의 측벽과 상기 기판 상에 형성되는 제2절연막을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리장치.
  2. 제1도전형의 기판 상에 제1절연막을 형성하는 단계, 상기 제1절연막 상에 부유게이트, 유전체층 및 제어게이트를 순차적으로 형성하는 단계, 상기 제어게이트, 유전체층 및 부유게이트의 측벽 상에 제2절연막을 형성하는 단계, 상기 제어게이트 사이의 일부를 매몰하도록 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이온주입마스크로 고전압 이온주입을 실시하여, 상기 제1도전형과 반대의 제1불순물영역의 제1부분을 형성하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 기판의 전면에 소오스/드레인용 이온주입을 실시하여 기판표면에 상기 제1부분보다 근접하게 상기 제1불순물영역의 제2부분과 상기 제l불순물영역과 이격되게 제2불순물영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 제조방법.
  3. 제2항에 있어서, 상기 제1절연막을 형성하는 단계는, 기판 상에 콘택홀을 갖는 게이트산화막을 형성하는 단계와 상기 기판의 표면을 산화시켜 터널산화막을 형성하는 단계로 이루어진 것을 특징으로 하는 비휘발성 반도체 메모리장치의 제조방법.
  4. 제2항에 있어서, 상기 유체층은 산학막/질화막/산화막의 복합막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 제조방법.
  5. 제2항에 있어서, 상기 부유게이트는 폴리실리콘으로, 형성하며, 상기 제어게이트는 폴리실리콘과 금속-실리콘 화합물의 복합막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 제조방법.
  6. 제5항에 있어서, 상기 금속-실리콘계 화합물은 텅스텐-실리콘으로 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리장치의 제조방법.
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