KR19980084529A - 불휘발성 메모리 장치의 제조방법 - Google Patents

불휘발성 메모리 장치의 제조방법 Download PDF

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KR19980084529A KR1019970020354A KR19970020354A KR19980084529A KR 19980084529 A KR19980084529 A KR 19980084529A KR 1019970020354 A KR1019970020354 A KR 1019970020354A KR 19970020354 A KR19970020354 A KR 19970020354A KR 19980084529 A KR19980084529 A KR 19980084529A
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장동수
신진현
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최정달
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윤종용
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Abstract

불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 제1 도전형의 반도체 기판의 상부에 터널 산화막을 형성한 후, 그 위에 부유 게이트, 층간 절연막 및 제어 게이트로 이루어진 셀 게이트를 형성한다. 상기 셀 게이트를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 셀 게이트 양측의 기판 표면에 저농도의 소오스/드레인 영역을 형성한다. 상기 저농도의 소오스/드레인 영역이 형성된 결과물의 상부에 제1 절연막을 형성한 후, 상기 제1 절연막의 측벽에 제1 도전층으로 이루어진 스페이서를 형성한다. 상기 제1 도전층 스페이서를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 제1 도전층 스페이서 양측의 기판 표면에 고농도의 소오스/드레인 영역을 형성한다. 상기 고농도의 소오스/드레인 영역이 형성된 결과물의 상부에 제2 도전층을 형성한다. 종래의 셀 게이트의 측벽에 형성되는 절연 스페이서 없이 LDD 구조를 갖는 셀 트랜지스를 용이하게 형성할 수 있다.

Description

불휘발성 메모리 장치의 제조 방법
본 발명은 불휘발성 메모리 장치(non-volatile memory device)의 제조 방법에 관한 것으로, 보다 상세하게는 플레이트 셀(plate cell)을 갖는 NAND형 플래쉬(flash) 메모리 장치에 있어서 소오스/드레인 접합(junction) 구조를 LDD(lightly doped drain) 구조로 만들 수 있는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 μs에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.
플래쉬 메모리 장치의 메모리 셀 어레이 구조는 메모리 셀들이 비트라인에 연결되는 방식에 따라 크게 NOR형과 NAND형으로 구별된다. NOR형은 각각의 메모리 셀들이 비트라인과 접지라인 사이에 연결되어 각각의 메모리 셀을 독립적으로 제어할 수 있으므로 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커진다는 단점이 있다. NAND형은 다수의 메모리 셀들이 비트라인과 접지라인 사이에 연결되어 다수의 메모리 셀을 하나의 묶음체로 제어할 수 있으므로 고집적화에 유리하다는 장점을 갖는다.
상기 NAND형 플래쉬 메모리 장치에 있어서, 외부의 주변 회로에 의해 동작되는 셀 트랜지스터는 부유 게이트(floating gate)와 상기 부유 게이트를 제어하는 제어 게이트(control gate)가 적층된 구조를 갖는다. 상기 셀의 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling) 또는 핫-전자 주입(hot electron injection)에 의해 채널 핫-전자의 일부가 터널 산화막을 통해 제1 게이트에 주입됨으로써 이루어진다. 이러한 프로그램 동작을 수행하기 위하여 일반적으로, 벌크(bulk) 기판에 0V가 인가되고 셀 어레이의 워드라인으로 제공되는 제어 게이트에 20V 이상의 고전압이 인가된다. 이때, 터널 산화막의 양단에 10MV/cm 이상의 전압이 유기되어 전자가 기판으로부터 상기 부유 게이트에 주입된다. 한편, 셀의 소거(erase) 동작은 제어 게이트에 0V를 인가하고 벌크 기판에 -20V를 인가하여 부유 게이트와 기판 사이의 전압 차에 의해 상기 부유 게이트에 주입된 전자를 기판으로 방전시킴으로써 이루어진다.
따라서, 상기한 NAND형 플래쉬 메모리 장치에서는 셀을 구동시키기 위한 주변 회로가 존재하여야 하며, 이러한 회로는 주로 20V 이상의 고전압 접합 항복 전압(junction breakdown voltage)을 갖는 트랜지스터로 구성되며, 상기 트랜지스터에 의해 형성된 고전압은 금속과 같은 전도체로 이루어진 전력선을 따라 제어 게이트로 사용되는 셀 어레이의 워드라인에 전달되어 상기 셀을 프로그램시킨다. 그러므로, 이러한 고전압을 요구하는 NAND형 플래쉬 메모리 장치에서는 용량이 큰 캐패시터를 형성하기 위한 주변 회로의 면적 증대 및 고전압에서도 견딜수 있는 높은 신뢰성이 요구된다.
이러한 요구를 만족하도록 게이트의 주변에 캐패시터를 형성하는 방법이 본 출원인에 의해 대한민국 특허청에 특허 출원한 출원 제95-30679호에 개시되어 있다.
도 1a 내지 도 1c는 상기 선행 출원에 기재된 NAND형 플래쉬 메모리 장치에서의 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, P형 반도체 기판(10)에 통상의 소자분리 공정을 실시하여 상기 기판(10)을 액티브 영역과 필드 영역으로 구분하기 위한 소자 분리막(도시되하지 않음)을 형성한 후, 상기 기판(10)의 액티브 영역 상부에 열산화 공정을 실시하여 터널 산화막(12)을 형성한다. 이어서, 상기 터널 산화막(12)의 상부에 불순물이 도핑된 폴리실리콘으로 이루어진 부유 게이트(13)를 형성한 후, 이를 사진식각 공정으로 패터닝한다. 상기 결과물의 상부에 ONO(oxide/nitride/oxide)로 이루어진 층간 절연막(14) 및 불순물이 도핑된 폴리실리콘으로 이루어진 제어 게이트(15)를 순차적으로 형성한 후, 사진식각 공정을 통해 상기 제어 게이트(15), 층간 절연막(14) 및 부유 게이트(13)를 연속적으로 이방성 식각함으로써 셀 게이트(16)를 형성한다.
도 1b를 참조하면, 상기 셀 게이트(16)를 이온 주입 마스크로 사용하여 상기 기판(10)의 표면에 N형 불순물을 저 도즈(low dose)로 이온 주입하여 N-소오스/드레인 영역(18)을 형성한다. 이어서, 상기 셀 게이트(16)의 주변에 캐패시터를 형성하기 위하여 상기 터널 산화막(12) 및 셀 게이트(16)의 상부에 절연막(20)을 형성한다.
도 1c를 참조하면, 상기 절연막(20)의 상부에 불순물이 도핑된 폴리실리콘 또는 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드(polycide)로 이루어진 캐패시터용 제1 도전층(22)을 형성한다.
그러나, 상술한 종래 방법에서는 N+소오스/드레인 영역을 형성할 수 없어 LDD 구조를 구현하지 못하게 된다. 따라서, 판독(read) 동작시 ON 셀 전류가 감소하여 ON, OFF의 상태를 판독하기가 어렵다. 또한, 이러한 문제점을 해결하기 위하여 소오스/드레인 영역을 N+의 고농도로 형성할 경우에는, 트랜지스터의 펀치쓰루우(punchthrough) 마진이 없어져 상기 트랜지스터를 스케일-다운(scale-down)하기가 매우 어렵게 된다.
더욱이, 소오스/드레인 영역을 N+의 고농도로 형성할 경우, 셀 사이즈가 줄어들면서 필연적으로 생기는 핫-캐리어 효과(hot carrier effect)가 문제시된다. 상기 핫-캐리어 효과는 일정 동작 전압 하에서 게이트 산화막이 얇아지고 게이트의 길이가 짧아지면서 드레인 영역과 채널 영역이 만자는 부분에서 전기장의 세기가 매우 높아짐에 따라 생기는 현상을 일컫는다. 즉, 채널 영역을 통해 이동하는 전자가 드레인 영역의 근처에서 매우 높은 전기장을 만나게 되고, 상기 전기장으로 부터 많은 에너지를 얻은 전자들이 핫-전자를 형성하게 된다. 이때 발생하는 핫-전자는 충돌 전리(impact ionization)를 발생시켜 게이트 산화막 내에서의 전하 트래핑(charge trapping)을 유발할 뿐만 아니라, 게이트 산화막과 실리콘 기판 간의 경계에서 계면 준위(interface state)를 생성하여 트랜지스터의 문턱 전압(threshold voltage)을 변동시키는 등 소자의 신뢰성을 크게 열화시키게 된다.
이러한 문제점을 해결하기 위해서는 셀 게이트의 측벽에 절연 물질로 이루어진 스페이서를 형성한 후 이를 이용하여 LDD 구조의 소오스/드레인 영역을 형성하는 방법이 있다. 그러나, 상기한 방법에 의하면, 셀 트랜지스터를 완전히 덮는 부스터 플레이트(booster plate)를 사용하고자 할 때 상기 스페이서를 형성하는 공정이 매우 복잡할 뿐만 아니라 셀 트랜지스터들 간의 스페이서 커플링비(spacer coupling ratio)가 떨어지는 치명적인 문제가 발생한다. 커플링비가 떨어지게 되면, 프로그램 전압(Vpgm)이나 소거 전압(Vers)이 높아져야 하고 이에 따른 고전압에 의한 여러 문제들이 야기된다.
따라서, 본 발명의 목적은 상술한 종래 방법의 문제점들을 해결하면서 LDD 구조를 구현할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1c는 종래 방법에 의한 NAND형 플래쉬 메모리 장치에 있어서 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 의한 NAND형 플래쉬 메모리 장치에 있어서 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 의한 NAND형 플래쉬 메모리 장치에 있어서 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 의한 NAND형 플래쉬 메모리 장치에 있어서 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100,200,300 ... 반도체 기판
102,202,302 ... 터널 산화막
106,206,306 ... 셀 게이트
108,212,308 ... N-소오스/드레인 영역
114,210,314 ... N+소오스/드레인 영역
상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 터널 산화막을 형성하는 단계; 상기 터널 산화막의 상부에 부유 게이트, 층간 절연막 및 제어 게이트로 이루어진 셀 게이트를 형성하는 단계; 상기 셀 게이트를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 셀 게이트 양측의 기판 표면에 저농도의 소오스/드레인 영역을 형성하는 단계; 상기 저농도의 소오스/드레인 영역이 형성된 결과물의 상부에 캐패시터용 절연막을 형성하는 단계; 상기 캐패시터용 절연막의 상부에 제1 도전층을 형성하는 단계; 상기 결과물에 제2 도전형의 불순물을 이온 주입하여, 상기 기판의 표면에 고농도의 소오스/드레인 영역을 형성하는 단계; 및 상기 고농도의 소오스/드레인 영역이 형성된 결과물의 상부에 캐패시터용 제2 도전층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1 도전형의 반도체 기판의 상부에 터널 산화막을 형성하는 단계; 상기 터널 산화막의 상부에 부유 게이트, 층간 절연막 및 제어 게이트로 이루어진 셀 게이트를 형성하는 단계; 상기 셀 게이트가 형성된 결과물의 상부에 제1 절연막을 형성하는 단계; 상기 제1 절연막의 측벽에 제2 절연막으로 이루어진 스페이서를 형성하는 단계; 상기 제2 절연막 스페이서를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 제2 절연막 스페이서 양측의 기판 표면에 고농도의 소오스/드레인 영역을 형성하는 단계; 상기 제2 절연막 스페이서를 제거하는 단계; 상기 셀 게이트를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 셀 게이트 양측의 기판 표면에 저농도의 소오스/드레인 영역을 형성하는 단계; 상기 제1 절연막을 제거하는 단계; 및 상기 저농도의 소오스/드레인 영역이 형성된 결과물의 상부에 캐패시터용 제3 절연막 및 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 의한 NAND형 플래쉬 메모리 장치에 있어서 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, P형 반도체 기판(100)에 통상의 소자분리 공정을 실시하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분하기 위한 소자 분리막(도시되하지 않음)을 형성한 후, 상기 기판(100)의 액티브 영역 상부에 열산화 공정을 실시하여 터널 산화막(102)을 형성한다. 이때, 주변 회로 영역에 형성되는 트랜지스터와 메모리 셀에 형성되는 트랜지스터의 게이트 산화막 두께를 다르게 하기 위하여, 액티브 영역의 전면에 제1 게이트 산화막을 형성하는 단계, 감광막을 이용한 사진 공정으로 주변 회로 영역을 제외한 제어 게이트 영역만을 오픈시키는 단계, 습식 식각 공정으로 상기 제1 게이트 산화막을 제거하는 단계, 상기 감광막을 제거한 후 터널 산화막(102)을 형성하는 단계로 실시할 수도 있다.
이어서, 상기 터널 산화막(102)의 상부에 부유 게이트(103)를 형성하기 위하여 폴리실리콘을 증착한 후 POCl3도핑을 실시하여 상기 폴리실리콘을 N+형으로 도핑시킨다. 사진식각 공정으로 소자 분리막의 상부에 있는 부유 게이트(103)를 식각해낸 후, 결과물의 상부에 ONO(oxide/nitride/oxide)로 이루어진 층간 절연막(104) 및 N+형으로 도핑된 폴리실리콘으로 이루어진 제어 게이트(105)를 순차적으로 형성한다. 이어서, 상기 제어 게이트(105)를 패터닝함과 동시에 주변 회로 트랜지스터의 게이트를 형성하기 위하여 셀프-얼라인(self-align) 사진식각 공정을 통해 상기 제어 게이트(105), 층간 절연막(104) 및 부유 게이트(103)를 연속적으로 이방성 식각함으로써 셀 게이트(106)를 형성한다.
도 2b를 참조하면, 상기 셀 게이트(106)를 이온 주입 마스크로 사용하여 상기 기판(100)의 표면에 N형 불순물, 예컨대 인(Ph)을 저 도즈로 이온 주입하여 N-소오스/드레인 영역(108), 즉 LDD 영역을 형성한다. 이어서, 상기 셀 게이트(106)의 주변에 캐패시터를 형성하기 위하여 상기 터널 산화막(102) 및 셀 게이트(106)의 상부에 CVD 산화막으로 이루어진 절연막(110)을 형성한다.
도 2c를 참조하면, 상기 절연막(110)의 상부에 불순물이 도핑된 폴리실리콘 또는 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드(polycide)로 이루어진 제1 도전층을 형성한 후, 상기 제1 도전층을 이방성 식각함으로써 상기 절연막(110)의 측벽에 제1 도전층 스페이서(112)를 형성한다. 이어서, 상기 제1 도전층 스페이서(112) 및 셀 게이트(106)를 이온 주입 마스크로 이용하여 N형의 불순물, 예컨대 비소(As)를 고 도즈로 이온 주입함으로써 N+소오스/드레인 영역(114)을 형성한다.
도 2d를 참조하면, 상기 N+소오스/드레인 영역(114)이 형성된 결과물의 상부에 불순물이 도핑된 폴리실리콘 또는 폴리사이드로 이루어진 캐패시터용 제2 도전층(116)을 형성한다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 의한 NAND형 플래쉬 메모리 장치에 있어서 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 본 발명의 제1 실시예의 도 3a를 참조한 공정과 동일하게 P형 반도체 기판(200)의 상부에 터널 산화막(202) 및 셀 게이트(206)를 형성한다.
도 3b를 참조하면, 상기 셀 게이트(206)가 형성된 결과물의 상부에 예컨대 CVD 산화막을 증착하여 제1 절연막(207)을 형성한 후, 그 위에 실리콘질화막을 증착하여 제2 절연막을 형성한다. 이어서, 상기 제2 절연막을 이방성 식각함으로써 상기 제1 절연막(207)의 측벽에 제2 절연막 스페이서(208)를 형성한다.
도 3c를 참조하면, 상기 제2 절연막 스페이서(208) 및 셀 게이트(206)를 이온 주입 마스크로 사용하여 상기 기판(200)의 표면에 N형 불순물, 예컨대 비소를 고 도즈로 이온 주입하여 N+소오스/드레인 영역(210)을 형성한다.
도 3d를 참조하면, 상기 제2 절연막 스페이서(208)을 제거한 후, 상기 셀 게이트(206)를 이온 주입 마스크로 사용하여 상기 기판(200)의 표면에 N형 불순물, 예컨대 인을 저 도즈로 이온 주입하여 N-소오스/드레인 영역(212), 즉 LDD 영역을 형성한다. 이어서, 상기 제1 절연막(207)을 전면 식각해낸다.
도 3e를 참조하면, 상기 셀 게이트(206)의 주변에 캐패시터를 형성하기 위하여 상기 터널 산화막(202) 및 셀 게이트(206)의 상부에 캐패시터용 제3 절연막(214)을 형성한다. 이어서, 상기 제3 절연막(214)의 상부에 불순물이 도핑된 폴리실리콘 또는 폴리사이드로 이루어진 캐패시터용 도전층(216)을 형성한다.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 의한 NAND형 플래쉬 메모리 장치에 있어서 셀 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 본 발명의 제1 실시예의 도 3a를 참조한 공정과 동일하게 P형 반도체 기판(300)의 상부에 터널 산화막(302) 및 셀 게이트(306)를 형성한다.
이어서, 상기 셀 게이트(306)를 이온 주입 마스크로 사용하여 상기 기판(300)의 표면에 N형 불순물, 예컨대 인을 1.4E13/cm2의 도즈와 40keV의 에너지로 이온 주입하여 N-소오스/드레인 영역(308), 즉 LDD 영역을 형성한다. 다음에, 상기 셀 게이트(306)의 주변에 캐패시터를 형성하기 위하여 상기 터널 산화막(302) 및 셀 게이트(306)의 상부에 CVD 산화막으로 이루어진 절연막(310)을 형성한다. 이어서, 상기 절연막(310)의 상부에 불순물이 도핑된 폴리실리콘 또는 폴리사이드로 이루어진 제1 도전층(312)을 형성한다.
도 4b를 참조하면, 상기 제1 도전층(312) 및 절연막(310)을 통해 N형의 불순물, 예컨대 비소를 5.0E15/cm2의 도즈와 80keV 이상의 에너지로 이온 주입함으로써 N+소오스/드레인 영역(314)을 형성한다. 따라서, 상기 N+소오스/드레인 영역(314)은 셀 게이트(306)의 측벽에 형성되어 있는 제1 도전층(312)에 의해 N-소오스/드레인 영역(308)의 내부에 형성되므로, LDD 구조를 구현할 수 있다.
도 4c를 참조하면, 상기 N+소오스/드레인 영역(314)이 형성된 결과물의 상부에 불순물이 도핑된 폴리실리콘 또는 폴리사이드로 이루어진 캐패시터용 제2 도전층(316)을 형성한다.
상술한 바와 같이 본 발명에 의하면 종래의 셀 게이트의 측벽에 형성되는 절연 스페이서 없이 LDD 구조의 셀 트랜지스터를 용이하게 형성할 수 있다. 따라서, 고농도의 소오스/드레인 영역에 의하여 ON 셀 전류를 증가시켜 판독 동작시 ON, OFF의 셀 판독이 용이하다. 또한, 저농도의 소오스/드레인 영역에 의하여 펀치쓰루우 마진을 충분히 확보할 수 있으며, 핫-캐리어 효과를 감소시킬 수 있으므로 소자의 스케일 다운이 가능하다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 제1 도전형의 반도체 기판의 상부에 터널 산화막을 형성하는 단계;
    상기 터널 산화막의 상부에 부유 게이트, 층간 절연막 및 제어 게이트로 이루어진 셀 게이트를 형성하는 단계;
    상기 셀 게이트를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 셀 게이트 양측의 기판 표면에 저농도의 소오스/드레인 영역을 형성하는 단계;
    상기 저농도의 소오스/드레인 영역이 형성된 결과물의 상부에 캐패시터용 절연막을 형성하는 단계;
    상기 캐패시터용 절연막의 상부에 제1 도전층을 형성하는 단계;
    상기 결과물에 제2 도전형의 불순물을 이온 주입하여, 상기 기판의 표면에 고농도의 소오스/드레인 영역을 형성하는 단계; 및
    상기 고농도의 소오스/드레인 영역이 형성된 결과물의 상부에 캐패시터용 제2 도전층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 도전층을 형성하는 단계 후, 상기 제1 도전층을 이방성 식각하여 상기 캐패시터용 절연막의 측벽에 상기 제1 도전층으로 이루어진 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘 또는 폴리사이드 중의 어느 하나로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  4. 제1 도전형의 반도체 기판의 상부에 터널 산화막을 형성하는 단계;
    상기 터널 산화막의 상부에 부유 게이트, 층간 절연막 및 제어 게이트로 이루어진 셀 게이트를 형성하는 단계;
    상기 셀 게이트가 형성된 결과물의 상부에 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 측벽에 제2 절연막으로 이루어진 스페이서를 형성하는 단계;
    상기 제2 절연막 스페이서를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 제2 절연막 스페이서 양측의 기판 표면에 고농도의 소오스/드레인 영역을 형성하는 단계;
    상기 제2 절연막 스페이서를 제거하는 단계;
    상기 셀 게이트를 이온 주입 마스크로 이용하여 제2 도전형의 불순물을 이온 주입함으로써 상기 셀 게이트 양측의 기판 표면에 저농도의 소오스/드레인 영역을 형성하는 단계;
    상기 제1 절연막을 제거하는 단계; 및
    상기 저농도의 소오스/드레인 영역이 형성된 결과물의 상부에 캐패시터용 제3 절연막 및 도전층을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  5. 제4항에 있어서, 상기 제1 절연막은 화학 기상 증착(CVD) 산화막으로 형성하고, 상기 제2 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20030001912A (ko) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법

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