KR19990009327A - 불휘발성 메모리 장치의 제조 방법 - Google Patents

불휘발성 메모리 장치의 제조 방법 Download PDF

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Abstract

복수개의 메모리 셀들이 배열되어 있는 메모리 셀 어레이와 상기 메모리 셀을 구동시키기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치의 제조 방법이 개시되어 있다. 반도체 기판의 상부에 제1 도전층 및 층간 절연막을 형성한다. 주변 회로부의 층간 절연막 및 제1 도전층을 제거한 후, 결과물의 전면에 제2 도전층을 증착한다. 메모리 셀 어레이의 제2 도전층, 층간 절연막 및 제1 도전층을 식각하여 메모리 셀 게이트를 형성한 후, 결과물의 전면에 절연막을 증착한다. 사진 공정으로 주변 회로부의 게이트 형성 영역과 메모리 셀 어레이를 마스킹한 후, 노출된 절연막을 식각한다. 상기 절연막을 마스크로 사용하여 주변 회로부의 제2 도전층을 식각함으로써 주변 회로 트랜지스터의 게이트를 형성한다. 포토레지스트 대신 산화막과 같은 절연막을 식각 마스크로 사용함으로써 종횡비의 차이를 줄여 식각 공정을 용이하게 진행할 수 있다.

Description

불휘발성 메모리 장치의 제조 방법
본 발명은 불휘발성 메모리 장치(non-volatile memory device)의 제조 방법에 관한 것으로, 보다 상세하게는 데이터를 저정하는 복수개의 메모리 셀과 상기 메모리 셀을 선택하는 선택 트랜지스터를 구비하는 NAND형 플래쉬 EEPROM(flash electrically erasable and programmable read only memory; flash EEPROM) 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 플래쉬 EEPROM에 대한 수요가 늘고 있다. 플래쉬 EEPROM 장치는 회로 보드로부터 제거하지 않으면서 고속으로 전기적 소거가 가능한 EEPROM의 진보된 형태로서, 메모리 셀 구조가 간단하여 단위 메모리당 제조 원가가 싸고 데이터를 보존하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있지만, 데이터의 입·출력 속도가 수백 μs에서 수 ms로서 RAM 제품의 수십 ns에 비해 현저하게 느리다는 단점이 있다.
플래쉬 EEPROM 장치를 회로적 관점에서 살펴보면, 각각의 메모리 셀을 독립적으로 제어할 수 있어 동작 속도가 빠르지만 2셀당 1개의 콘택이 필요하여 셀 면적이 커지는 NOR형과 몇개의 메모리 셀을 하나의 묶음체로 제어할 수 있어 고집적화에 유리한 NAND형으로 구분할 수 있다.
상기 NAND형 플래쉬 EEPROM 장치에 있어서, 데이터를 저장하는 메모리 셀은 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 제1 폴리실리콘층과 상기 제1 폴리실리콘층의 상부에 층간 절연막을 개재하여 형성된 제2 폴리실리콘층이 적층된 게이트 구조를 갖는다. 데이터의 저장 및 소거는 상기 기판과 제2 폴리실리콘층 사이에 적절한 전압을 인가하여 상기 제1 폴리실리콘층에 전자를 주입하거나 방출시키는 방법으로 이루어진다. 통상적으로, 상기 제1 폴리실리콘층을 부유 게이트(floating gate)라 하고 제2 폴리실리콘층을 제어 게이트(control gate)라 한다.
반면에, 상기 메모리 셀을 구동시키기 위한 주변 회로 트랜지스터는 실리콘 기판의 상부에 게이트 산화막을 개재하여 형성된 제2 폴리실리콘층을 게이트로 사용한다.
도 1a 내지 도 1d는 종래 방법에 의한 NAND형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10)의 상부에 소자 분리막(도시하지 않음)을 형성하여 상기 기판(10)을 활성 영역과 필드 영역으로 구분한다. 이어서, 셀 어레이 내의 액티브 영역에는 터널 산화막(11)을 형성하고, 주변 회로부의 액티브 영역에는 게이트 산화막(12)을 형성한 후, 결과물의 상부에 제1 폴리실리콘층(13)을 증착한다. 사진식각 공정을 통해 상기 소자 분리막 상부의 제1 폴리실리콘층(13)을 식각해 낸후, 결과물의 상부에 층간 절연막(14)을 형성한다.
도 1b를 참조하면, 사진식각 공정을 통해 주변 회로부의 층간 절연막(14) 및 제1 폴리실리콘층(13)을 식각한다.
도 1c를 참조하면, 상기 결과물의 상부에 제2 폴리실리콘층(15), 텅스텐 실리사이드(WSix)층(16) 및 산화막(17)을 순차적으로 형성한다. 이어서, 사진 공정으로 주변 회로부를 마스킹한 후, 셀프-얼라인(self-align) 기법으로 상기 셀 어레이 내의 산화막(17), WSix층(16), 제2 폴리실리콘층(15), 층간 절연막(14) 및 제1 폴리실리콘층(13)을 연속적으로 이방성 식각함으로써, 메모리 셀 게이트를 형성한다.
도 1d를 참조하면, 사진 공정을 통해 주변 회로부의 게이트가 형성될 영역과 셀 어레이 영역을 마스킹한 후, 노출된 WSix층(16) 및 제2 폴리실리콘층(15)을 제거한다 (이하, 상기한 공정을 게이트 공정이라 한다). 그 결과, 셀 어레이에는 제1 폴리실리콘층(13), 층간 절연막(14), 제2 폴리실리콘층(15) 및 WSix층(16)이 적층된 게이트 구조의 셀 트랜지스터가 형성되고, 주변 회로부에는 제2 폴리실리콘층(15) 및 WSix층(16)이 적층된 게이트 구조의 트랜지스터가 형성된다.
상술한 종래 방법의 NAND형 플래쉬 EEPROM 장치의 제조 방법에 의하면, 게이트 공정을 진행할 때 셀 어레이의 소오스/드레인 영역(도시하지 않음) 및 비트라인 콘택(도시하지 않음)의 주위에서의 산화막(17) 두께가 상대적으로 작거나 실리콘 기판(10)이 노출된다. 따라서, 상기 산화막(17)을 식각 마스크로 사용하지 못하고 포토레지스트 패턴을 식각 마스크로 사용하여야 한다. 이 경우, 포토레지스트 패턴과 WSix층(16) 및 제2 폴리실리콘층(15)의 식각 선택비(etch selectivity)가 크지 않기 때문에, 상기 WSix층(16) 및 제2 폴리실리콘층(15)을 잔류물(residue)이 남지 않도록 충분히 과도 식각하지 못한다.
만약, 상기 WSix층(16) 및 제2 폴리실리콘층(15)을 충분히 과도 식각하게 되면, 상기 포토레지스트 패턴이 손실되어 식각이 완료된 후 상기 WSix층(16) 및 제2 폴리실리콘층(15)이 경사를 이루게 되는 문제가 발생한다. 따라서, 상기 포토레지스트 패턴을 식각 마스크로 사용하기 위해서는 그 두께를 증가시켜야 하는데, 이 경우 종횡비(aspect ratio; 식각되는 부위의 넓이 대 높이의 비)가 커기게 된다. 따라서, 식각되는 부위에서 종횡비가 큰 영역과 작은 영역 사이에 식각 선택비가 증가하게 되어 실리콘 기판(10)에 피팅(pitting)이 유발되는 등 식각 공정이 더욱 어렵게 된다.
따라서, 본 발명의 목적은 상기한 게이트 공정에서 산화막을 식각 마스크로 사용하여 식각을 진행함으로써 식각 공정을 용이하게 진행할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1d는 종래 방법에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 의한 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 101 : 터널 산화막
102 : 게이트 산화막 103 : 제1 폴리실리콘층
104 : 층간 절연막 105 : 제2 폴리실리콘층
106 : 제1 텅스텐 실리사이드층 107 : 제1 산화막
108 : 소오스/드레인 영역 109, 110 : 제2 산화막
111 : 제3 폴리실리콘층 112 : 제2 텅스텐 실리사이드층
113 : 제3 산화막
상기 목적을 달성하기 위하여 본 발명은, 복수개의 메모리 셀들이 배열되어 있는 메모리 셀 어레이와 상기 메모리 셀을 구동시키기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치의 제조 방법에 있어서,
반도체 기판의 상부에 제1 도전층 및 층간 절연막을 형성하는 단계; 상기 주변 회로부의 층간 절연막 및 제1 도전층을 제거한 후, 결과물의 전면에 제2 도전층을 증착하는 단계; 상기 메모리 셀 어레이의 제2 도전층, 층간 절연막 및 제1 도전층을 식각하여 메모리 셀 게이트를 형성하는 단계; 상기 결과물의 전면에 절연막을 증착하는 단계; 사진 공정으로 상기 주변 회로부의 게이트 형성 영역과 상기 메모리 셀 어레이를 마스킹한 후, 노출된 상기 절연막을 식각하는 단계; 및 상기 절연막을 마스크로 사용하여 상기 주변 회로부의 제2 도전층을 식각하여 주변 회로 트랜지스터의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 복수개의 메모리 셀들이 배열되어 있는 메모리 셀 어레이와 상기 메모리 셀을 구동시키기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치의 제조 방법에 있어서, 반도체 기판의 상부에 제1 도전층 및 층간 절연막을 형성하는 단계; 상기 주변 회로부의 층간 절연막 및 제1 도전층을 제거한 후, 결과물의 전면에 제2 도전층을 형성하는 단계; 상기 메모리 셀 어레이의 제2 도전층, 층간 절연막 및 제1 도전층을 식각하여 메모리 셀 게이트를 형성하는 단계; 상기 결과물의 전면에 제1 절연막, 제3 도전층 및 제2 절연막을 순차적으로 증착하는 단계; 상기 주변 회로부의 게이트 형성 영역을 마스킹하는 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 노출된 상기 제2 절연막 및 제3 도전층을 식각하는 단계; 상기 제1 포토레지스트 패턴을 제거하는 단계; 상기 메모리 셀 어레이의 일부분과 상기 주변 회로부를 오픈시키는 제2 포토레지스트 패턴을 형성한 후, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 노출된 절연막들을 식각하는 단계; 및 상기 제2 포토레지스트 패턴을 제거하고 노출된 도전층들을 식각함으로써, 주변 회로 트랜지스터의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 의한 NAND형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, P형의 실리콘 기판(100)의 상부에 소자 분리막(도시하지 않음)을 형성하여 상기 기판(100)을 활성 영역과 필드 영역으로 구분한다. 이어서, 셀 어레이 내의 액티브 영역에는 터널 산화막(101)을 형성하고, 주변 회로부의 액티브 영역에는 게이트 산화막(102)을 형성한 후, 결과물의 상부에 제1 폴리실리콘층(103)을 증착한다. 사진식각 공정을 통해 상기 소자 분리막 상부의 제1 폴리실리콘층(130)을 식각해 낸후, 결과물의 상부에 층간 절연막(104)을 형성한다.
도 2b를 참조하면, 사진식각 공정을 통해 주변 회로부의 층간 절연막(104) 및 제1 폴리실리콘층(103)을 식각한다. 이어서, 상기 결과물의 상부에 제2 폴리실리콘층(105), 텅스텐 실리사이드(WSix)층(106) 및 제1 산화막(107)을 순차적으로 형성한다.
도 2c를 참조하면, 사진 공정으로 주변 회로부를 마스킹한 후, 노출된 셀 어레이의 제1 산화막(107)을 식각한다. 이어서, 상기 제1 산화막(107)을 식각 마스크로 사용하여 셀프-얼라인(self-align) 기법으로 상기 셀 어레이 내의 WSix층(106), 제2 폴리실리콘층(105), 층간 절연막(104) 및 제1 폴리실리콘층(103)을 연속적으로 이방성 식각함으로써, 메모리 셀 게이트를 형성한다. 이때, 주변 회로부는 상기 제1 산화막(107)으로 마스킹되어 있으므로, WSix층(106) 및 제2 폴리실리콘층(105)이 그대로 남아있게 된다. 이어서, 상기 메모리 셀 게이트를 이온 주입 마스크로 이용하여 N형 불순물을 이온 주입함으로써 메모리 셀 트랜지스터의 N+소오스/드레인 영역(108)을 형성한다.
도 2d를 참조하면, 상기 결과물의 상부에 제2 산화막(109)을 형성한다. 상기 제2 산화막(109)은 후속하는 게이트 공정에서 식각 마스크로 사용되어진다.
도 2e를 참조하면, 사진 공정을 통해 주변 회로부의 게이트가 형성될 영역과 셀 어레이 영역을 마스킹한 후, 노출된 제2 산화막(109)을 제거한다. 이어서, 상기 사진 공정에서 사용되었던 포토레지스트 패턴(도시하지 않음)을 제거한 후, 남아있는 제2 산화막(109)을 식각 마스크로 이용하여 주변 회로부의 WSix층(106) 및 제2 폴리실리콘층(105)을 식각한다. 그 결과, 셀 어레이에는 제1 폴리실리콘층(103), 층간 절연막(104), 제2 폴리실리콘층(105) 및 WSix층(106)이 적층된 게이트 구조의 셀 트랜지스터가 형성되고, 주변 회로부에는 제2 폴리실리콘층(105) 및 WSix층(106)이 적층된 게이트 구조의 트랜지스터가 형성된다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 의한 NAND형 플래쉬 EEPROM 장치의 제조 방법을 설명하기 위한 단면도들로서, 부스터 플레이트(booster plate)를 적용한 메모리 셀 구조를 예시한다.
도 3a를 참조하면, 상기 도 2a 내지 도 2c의 제조 공정들을 동일하게 진행하여 제1 폴리실리콘층(103), 층간 절연막(104), 제2 폴리실리콘층(105) 및 제1 WSix층(106)이 적층된 메모리 셀 게이트와 N+소오스/드레인 영역(108)을 형성한다.
도 3b를 참조하면, 상기 결과물의 상부에 메모리 셀 게이트와 후속 공정에서 형성될 부스터 플레이트를 절연시키기 위한 제2 산화막(110)을 형성한다. 이어서, 상기 제2 산화막(110)의 상부에 제3 폴리실리콘층(111) 및 제2 WSix층(112)을 순차적으로 증착한 후, 그 위에 후속 공정에서 식각 마스크로 사용되어질 제3 산화막(113)을 형성한다.
도 3c를 참조하면, 사진 공정을 통해 주변 회로부의 게이트 형성 영역을 마스킹하는 제1 포토레지스트 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 이용하여 노출된 상기 제3 산화막(113), 제2 WSix층(112) 및 제3 폴리실리콘층(111)을 식각한다. 이때, 주변 회로부에서 종횡비의 차가 큰 영역이 존재하더라도 하부 구조물이 제3 산화막(113)으로 덮어져 있으므로 종래 방법에서 발생하던 피팅 등의 문제가 제거된다. 따라서, 상기 제2 WSix층(112) 및 제3 폴리실리콘층(111)을 충분히 식각할 수 있다.
이어서, 상기 제1 포토레지스트 패턴을 제거한 후, 셀 어레이의 일부분과 주변 회로부를 오픈시키는 제2 포토레지스트 패턴(115)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(115)을 식각 마스크로 이용하여 후속 공정에서 셀 어레이의 콘택이 형성될 영역의 산화막(113,110,107)들을 식각한다.
도 3d를 참조하면, 상기 제2 포토레지스트 패턴(115)을 제거한 후, 셀 어레이에 남아있는 제3 산화막(113)을 식각 마스크로 사용하여 노출된 도전층들을 식각한다. 이때, 셀 어레이에서는 콘택이 형성될 영역에서만 상기 제2 WSix층(112) 및 제3 폴리실리콘층(111)이 식각된다. 반면에, 주변 회로부에서는 게이트가 형성될 영역에서 제2 WSix층(112)/제3 폴리실리콘층(111)의 구조와 제1 WSix층(106)/제2 폴리실리콘층(105)의 구조 사이에 산화막(107,110)이 존재하여 마스크 역할을 하므로, 상기 제1 WSix층(106) 및 제2 폴리실리콘층(105)이 남게 되어 주변 회로 트랜지스터의 게이트를 형성한다.
상술한 본 발명의 제2 실시예에 의하면, 부스터 플레이트의 식각 공정과 게이트 식각 공정을 모두 산화막 마스크를 이용하여 진행하기 때문에 종횡비의 차이에 의한 식각 공정의 어려움을 제거할 수 있다.
상술한 바와 같이 본 발명에 따른 불휘발성 메모리 장치의 제조 방법에 의하면, 게이트 식각 공정시 포토레지스트 대신에 산화막과 같은 절연막을 식각 마스크로 사용한다. 따라서, 종횡비의 차이를 줄여서 식각 공정을 용이하게 수행할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (2)

  1. 복수개의 메모리 셀들이 배열되어 있는 메모리 셀 어레이와 상기 메모리 셀을 구동시키기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치의 제조 방법에 있어서,
    반도체 기판의 상부에 제1 도전층 및 층간 절연막을 형성하는 단계;
    상기 주변 회로부의 층간 절연막 및 제1 도전층을 제거한 후, 결과물의 전면에 제2 도전층을 증착하는 단계;
    상기 메모리 셀 어레이의 제2 도전층, 층간 절연막 및 제1 도전층을 식각하여 메모리 셀 게이트를 형성하는 단계;
    상기 결과물의 전면에 절연막을 증착하는 단계;
    사진 공정으로 상기 주변 회로부의 게이트 형성 영역과 상기 메모리 셀 어레이를 마스킹한 후, 노출된 상기 절연막을 식각하는 단계; 및
    상기 절연막을 마스크로 사용하여 상기 주변 회로부의 제2 도전층을 식각하여 주변 회로 트랜지스터의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
  2. 복수개의 메모리 셀들이 배열되어 있는 메모리 셀 어레이와 상기 메모리 셀을 구동시키기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치의 제조 방법에 있어서,
    반도체 기판의 상부에 제1 도전층 및 층간 절연막을 형성하는 단계;
    상기 주변 회로부의 층간 절연막 및 제1 도전층을 제거한 후, 결과물의 전면에 제2 도전층을 형성하는 단계;
    상기 메모리 셀 어레이의 제2 도전층, 층간 절연막 및 제1 도전층을 식각하여 메모리 셀 게이트를 형성하는 단계;
    상기 결과물의 전면에 제1 절연막, 제3 도전층 및 제2 절연막을 순차적으로 증착하는 단계;
    상기 주변 회로부의 게이트 형성 영역을 마스킹하는 제1 포토레지스트 패턴을 형성한 후, 상기 제1 포토레지스트 패턴을 마스크로 이용하여 노출된 상기 제2 절연막 및 제3 도전층을 식각하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 메모리 셀 어레이의 일부분과 상기 주변 회로부를 오픈시키는 제2 포토레지스트 패턴을 형성한 후, 상기 제2 포토레지스트 패턴을 마스크로 이용하여 노출된 절연막들을 식각하는 단계; 및
    상기 제2 포토레지스트 패턴을 제거하고 노출된 도전층들을 식각함으로써, 주변 회로 트랜지스터의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100418091B1 (ko) * 2001-06-29 2004-02-11 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100555485B1 (ko) * 1999-09-13 2006-03-03 삼성전자주식회사 플래쉬 메모리 소자의 제조방법
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