KR19990015776A - 저항 장치 - Google Patents

Abstract

매몰 N⁺확산층으로 구성된 저항 장치가 개시되어 있다. 상기 저항 장치는 주변 회로부에 지그재그 형태로 배치되며, 상기 매몰 N⁺확산층의 상부에 게이트 절연막 및 게이트 도전층이 순차적으로 형성되고, 상기 매몰 N⁺확산층으로 구성된 저항 장치와 상기 매몰 N⁺확산층과 매몰 N⁺확산층 사이를 소오스/드레인으로 사용하는 기생 트랜지스터가 병렬로 연결된다. 상기 매몰 N⁺확산층의 상부에 형성된 게이트 도전층이 상기 저항 장치를 후속하는 식각 공정 및 열처리 공정으로부터 보호하며, 상기 기생 트랜지스터에 의해 저항 장치의 저항값을 제어할 수 있다.

Description

저항 장치

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 플랫-셀(flat cell) 구조의 마스크 롬(MASK ROM)에 있어서 식각 공정이나 열처리 공정에 영향을 덜 받는 구조의 저항 장치에 관한 것이다.

고 집적, 저 가격, 고속화에 대응하기 위하여 마스크 롬의 셀 구조는 기존 NAND형 셀에서 NOR형 셀로 전환되는 시점에 있다. 기존의 NOR형 셀은 높은 셀 전류에 따른 고속화가 용이하나 셀 면적이 커진다는 단점이 있었고, NAND형 셀은 비록 셀 전류는 작지만 셀 면적이 작아 높은 집적도를 구현할 수 있다는 장점이 있었다. 그러나, 최근에는 상기 NOR형 셀의 장점을 유지하면서 NAND형 셀처럼 작게 만들 수 있는 NOR형 플랫- 셀 (셀 어레이 내에 소자 분리를 위한 필드 산화막이 형성되지 않는 구조의 셀) 개발되었으며, 이러한 NOR형 셀은 셀 전류가 클 뿐만 아니라 셀 균일성이 우수함에 따라 하나의 셀에 여러 개의 정보를 저장하는 멀티-비트 또는 멀티-스테이트 개념의 적용이 가능하며, 이는 NAND형 셀에서 NOR형 셀로 전환되는 가장 큰 동기를 제공하고 있다.

도 1a 및 도 1b는 종래의 플랫-셀 마스크 롬의 레이아웃도 및 등가 회로도이다. 도 2는 상기 마스크 롬에서 셀 트랜지스터 및 저항 장치를 도시한 단면도이다.

도 1 및 도 2를 참조하면, 종래의 플랫-셀 마스크 롬은 반도체 기판의 상부에 셀 트랜지스터의 소오스/드레인으로 제공되는 매몰 N⁺확산층(12)과 채널 영역이 교대로 반복되며 세로 방향으로 평행하게 신장되는 현태를 보이며, 상기 배열과 직교하게 셀 트랜지스터의 게이트 전극(18)으로서 워드라인(W/L)이 가로 방향으로 반복적으로 배열되는 매트릭스 구조를 이룬다. 이러한 플랫-셀 어레이와 별개로 주변 회로부에는, p형 반도체 기판(10)과 반대 도전형의 매몰 N⁺확산층(12')을 셀 어레이의 매몰 N⁺확산층(12)과 동시에 이온주입 공정으로 형성하여 저항 장치를 만든다. 상기 저항 장치는 주변 회로부의 트랜지스터를 구동하기 위한 전압 발생 회로에 사용된다.

상기한 구조를 갖는 종래의 플랫-셀 제조 방법을 살펴보면, p형 반도체 기판(10)의 표면에 N⁺불순물을 이온주입하여 매몰 N⁺확산층(12,12')을 형성한 후, 결과물의 상부에 게이트 산화막(14)을 형성하면서 주변 회로부의 저항 장치가 형성될 영역에 상기 게이트 산화막(14)보다 두꺼운 산화막(16)을 형성한다. 이어서, 결과물의 상부에 불순물이 도핑된 폴리실리콘층(18)을 증착하고 이를 사진식각 공정으로 식각하여 게이트 전극(18)을 형성한다. 이때, 상기 폴리실리콘층(18)의 상부에 게이트 전극의 저항을 감소시키기 위하여 텅스텐-실리사이드층(20)을 형성할 수 있다. 상기 게이트 전극(18)은 주변 회로부의 저항 장치에는 형성되지 않는다. 다음에, 상기 게이트 전극(18)에 정렬되는 기판(10)의 표면에 N^_소오스/드레인 영역(도시하지 않음)을 형성한 후, 절연막의 증착 및 에치백(etch-back) 공정을 수행하여 상기 게이트 전극(18)의 측벽에 스페이서(22)를 형성한다. 계속해서, 상기 스페이서(22)에 정렬되는 기판(10)의 표면에 N⁺소오스/드레인 영역(도시하지 않음)을 형성한다.

상술한 종래 방법에 의하면 매몰 N⁺확산층(12,12')을 게이트 전극(18)을 형성하기 전에 만들기 때문에, 상기 매몰 N⁺확산층(12,12')의 형성 이후에 실시되는 공정들이 상기한 매몰 N⁺저항 장치의 특성에 있어 매우 중요한 변수를 가지고 있다. 특히, 스페이서(22)의 식각공정시 매몰 N⁺저항 장치(12')와 p형 기판(또는 p형 웰)(10) 간의 경계가 손상을 받아 접합 누설 전류가 발생함으로써, 저항 산포의 불량 등이 나타날 수 있다. 이러한 산포 불량은 또한, 스페이서(22)의 형성 이후에 실시되는 산화막 재성장 공정 등의 열처리 공정시 매몰 N⁺확산층(12')의 불순물들의 불규칙적인 확산, 예를 들면 아웃-가싱(out-gassing) 등에 의해 발생할 수 있다.

따라서, 본 발명의 목적은 플랫-셀 구조의 마스크 롬에 있어서 식각 공정이나 열처리 공정에 영향을 덜 받는 구조의 저항 장치를 제공하는데 있다.

도 1a 및 도 1b는 종래의 플랫-셀 마스크 롬의 레이아웃도 및 등가 회로도이다.

도 2는 도 1의 마스크 롬에서 셀 트랜지스터 및 저항 장치를 도시한 단면도이다.

도 3은 본 발명에 의한 매몰 N⁺저항 장치의 평면도이다.

도 4는 도 3에 도시한 매몰 N⁺저항 장치의 단면도이다.

도 5a 및 도 5b는 도 4에 도시한 매몰 N⁺장치의 등가 회로도이다.

도 6a 내지 도 6c는 본 발명의 여러 실시예들에 의한 매몰 N⁺저항 장치의 평면도들이다.

도면의 주요 부분에 대한 부호의 설명

100 : p형 반도체 기판 102 : 매몰 N⁺확산층

104 : 게이트 산화막 106 : 채널 영역

108 : 게이트 도전층 110 : 텅스텐 실리사이드층

115 : 콘택 120 : 금속 라인

상기 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀이 형성된 셀 어레이 영역과 상기 셀을 구동하기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치에 있어서, 상기 주변 회로부에 지그재그 형태로 형성된 매몰 N⁺확산층으로 구성된 저항 장치를 구비하며, 상기 매몰 N⁺확산층의 상부에 게이트 절연막 및 게이트 도전층이 순차적으로 형성되고, 상기 매몰 N⁺확산층으로 구성된 저항 장치와 상기 매몰 N⁺확산층과 매몰 N⁺확산층 사이를 소오스/드레인으로 사용하는 기생 트랜지스터가 병렬로 연결된 것을 특징으로 하는 불휘발성 메모리 장치를 제공한다.

본 발명은 저항 장치의 매몰 N⁺확산층의 상부에 게이트 전극과 동일한 도전층을 패터닝함으로써 상기 매몰 N⁺확산층이 게이트 전극의 형성공정 및 후속 공정들에 의해 받을 수 있는 손상들을 방지할 수 있다. 또한, 상기 매몰 N⁺확산층의 저항 장치에 기생 트랜지스터를 병렬 연결시킴으로써, 상기 저항 장치를 가변 저항으로 사용할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 3은 본 발명에 의한 매몰 N⁺저항 장치의 평면도이고, 도 4는 도 3에 도시한 매몰 N⁺저항 장치의 단면도이다.

도 3 및 도 4를 참조하면, 본 발명의 플랫-셀 마스크 롬에 의하면, 매몰 N⁺확산층(102)으로 구성된 저항 장치가 지그재그 형태로 주변 회로부에 배치된다. 상기 매몰 N⁺확산층(102)의 상부에는 제2 게이트 산화막(104) 및 게이트 도전층(108)이 순차적으로 형성된다. 이때, 상기 게이트 도전층(108)은 메모리 셀 트랜지스터의 게이트 전극과 동일한 물질로 구성되며, 그 상부에 상기 도전층의 저항을 감소시키기 위한 텅스텐 실리사이드층(110)이 더 형성될 수 있다.

본 발명의 플랫-셀 마스크 롬의 제조 방법을 살펴보면, p형 반도체 기판(100)의 소정 부위에 N⁺불순물을 이온주입하여 매몰 N⁺확산층(102)을 형성한 후, 결과물의 상부에 제1 게이트 산화막(도시하지 않음)을 형성하면서 주변 회로부의 저항 장치가 형성될 영역에 상기 제1 게이트 산화막보다 두꺼운 제2 게이트 산화막(104)을 형성한다. 이어서, 결과물의 상부에 불순물이 도핑된 폴리실리콘층(108)을 증착하고 이를 사진식각 공정으로 식각하여 게이트 전극(108)을 형성한다. 이때, 상기 폴리실리콘층(108)의 상부에 게이트 전극의 저항을 감소시키기 위하여 텅스텐-실리사이드층(110)을 형성할 수 있다. 또한, 상기 게이트 전극(108)은 마스크의 추가없이 주변 회로부의 매몰 N⁺저항 장치(102)의 상부에도 형성되도록 패터닝된다.

다음에, 도시하지는 않았으나, 상기 게이트 전극(108)에 정렬되는 기판(100)의 표면에 N^_소오스/드레인 영역을 형성한 후, 절연막의 증착 및 에치백 공정을 수행하여 상기 게이트 전극(108)의 측벽에 스페이서를 형성한다. 계속해서, 상기 스페이서에 정렬되는 기판의 표면에 N⁺소오스/드레인 영역을 형성한 후, 열처리 공정을 수행한다.

상술한 바와 같이 본 발명에 의하면, 매몰 N⁺확산층(102)의 상부에 게이트 전극과 동일한 도전층(108)을 패터닝함으로써 상기 매몰 N⁺확산층(102)이 게이트 전극 형성을 위한 식각 공정에 의해 손상되는 것을 방지할 수 있다. 또한, 상기 매몰 N⁺확산층(102)의 상부에 패터닝된 게이트 도전층(108)이 상기 게이트 전극(108) 이후의 후속 공정들에 의해 받을 수 있는 각종 손상 및 열다발(heat budget)로부터 상기 매몰 N⁺확산층(102)을 보호할 수 있으므로, 상기 저항 장치가 일정한 저항 값을 유지할 수 있다.

또한, 도 5a 및 도 5b에 도시된 바와 같이, 상기 매몰 N⁺확산층(102)의 상부에 패터닝된 게이트 도전층(108)에 전압을 인가해 줌으로써 상기 매몰 N⁺확산층(102)과 매몰 확산층(102) 사이를 소오스/드레인으로 사용하는 기생 트랜지스터가 생성된다. 상기 기생 트랜지스터의 게이트 전극은 매몰 N⁺확산층(102)의 상부에 형성된 게이트 도전층(108)이다. 따라서, 상기 기생 트랜지스터와 상기 매몰 N⁺확산층(102)으로 구성된 저항 장치가 병렬로 연결되므로, 상기 게이트 도전층(108)에 인가되는 전압에 따라 매몰 N⁺확산층(102)을 이용한 저항 장치의 저항을 변화시킬 수 있다.

예를 들어, 상기 게이트 도전층(108)에 일정 전압을 인가하면 매몰 N⁺확산층(102)과 게이트 도전층(108)이 도 5b에 도시된 바와 같은 기생 트랜지스터의 구조를 가지게 되므로, 상기 게이트 도전층(108)의 전압 인가 여부에 따라 매몰 N⁺저항 장치(102)의 저항값을 제어할 수 있다.

상술한 원리를 이용하여 게이트 도전층(108)을 다양한 방법으로 구성하면서 여러 가지 가변 저항 장치를 형성할 수 있으며, 이를 도 6a 내지 도 6c에 도시하였다. 여기서, 참조 부호 102는 매몰 N⁺확산층으로 구성된 저항 장치, 108은 게이트 도전층, 120은 금속 라인, 그리고 115는 상기 게이트 도전층(108)과 금속 라인(120)을 접속시키기 위한 콘택을 나타낸다.

여기서, 도 6b 및 도 6c에 도시한 매몰 N⁺저항 장치에 의하면, 게이트 도전층(108)에 전압을 인가할 때 선택적으로 원하는 도전층에만 전압을 인가할 수 있다.

따라서, 상술한 바와 같이 본 발명에 의하면, 저항 장치의 매몰 N⁺확산층의 상부에 게이트 전극과 동일한 도전층을 패터닝함으로써 상기 매몰 N⁺확산층이 게이트 전극의 형성공정 및 후속 공정들에 의해 받을 수 있는 손상들을 방지할 수 있다. 또한, 상기 매몰 N⁺확산층의 저항 장치에 기생 트랜지스터를 병렬 연결시킴으로써, 상기 저항 장치를 가변 저항으로 사용할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (1)

1. 다수의 메모리 셀이 형성된 셀 어레이 영역과 상기 셀을 구동하기 위한 주변 회로부를 구비하는 불휘발성 메모리 장치에 있어서,

   상기 주변 회로부에 지그재그 형태로 형성된 매몰 N⁺확산층으로 구성된 저항 장치를 구비하며,

   상기 매몰 N⁺확산층의 상부에 게이트 절연막 및 게이트 도전층이 순차적으로 형성되고,

   상기 매몰 N⁺확산층으로 구성된 저항 장치와, 상기 매몰 N⁺확산층과 매몰 N⁺확산층 사이를 소오스/드레인으로 사용하는 기생 트랜지스터가 병렬로 연결된 것을 특징으로 하는 불휘발성 메모리 장치.