KR100339429B1 - 반도체 메모리소자 제조방법 - Google Patents

반도체 메모리소자 제조방법 Download PDF

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Abstract

본 발명은 고집적 반도체 메모리 소자에서 소자간의 격리 특성을 향상시켜 소자의 신뢰성을 향상시키는데 적당한 반도체 메모리소자 제조방법에 관한 것으로, 반도체 기판에 격리영역과 액티브 영역을 정의하는 공정과, 상기 액티브 영역의 소정부분이 노출되도록 상기 액티브 영역상에 절연막 패턴을 형성하는 공정과, 상기 노출된 액티브 영역을 씨드로하여 에피택셜층을 성장시키는 공정과, 상기 에피택셜층상에 복수개의 워드라인들을 형성하는 공정과, 워드라인 양측의 상기 에피택셜층에 불순물 확산영역을 형성하는 공정과, 상기 워드라인과 절연되며 불순물 확산영역과 연결되는 비트라인을 형성하는 공정과, 상기 비트라인과 절연되며 상기 불순물 확산영역과 연결되는 스토리지 전극을 형성하는 공정과, 상기 스토리지 전극상에 유전막과 플레이트 전극을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 메모리소자 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 셀 간 격리특성을향상시켜 셀의 데이터 유지능력을 향상시키는데 적당한 반도체 메모리소자의 제조방법에 관한 것이다.
소자가 고집적화됨에 따라 셀 사이즈가 감소하여 셀이 차지하는 면적이 감소하게 되었다.
이러한 셀 면적의 감소는 셀 간 격리특성을 열화시키는 중요한 요인으로 작용하고 있으며, 셀 간 격리특성의 열화로 인하여 셀에 저장된 데이터의 유지능력이 저하되어 소자의 신뢰성에 크나큰 영향을 주게 된다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체 메모리소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 트렌치 아이솔레이션 (trench isolation) 공정을 이용하여 격리영역(12)을 형성하여 액티브 영역을 정의한다.
액티브 영역 및 격리영역(12)상에 절연막(13)을 개재하여 복수개의 워드라인(14)들을 형성한다.
즉, 상기 격리영역(12)을 포함한 기판상에 절연막(13)을 형성하고, 상기 절연막(13)상에 폴리실리콘층을 형성한 후, 소정의 간격을 갖고 일방향으로 형성되는 복수개의 워드라인들을 형성한다.
상기 워드라인(14)들을 형성한 후, 워드라인을 포함한 전면에 절연막을증착하고, 에치백 공정을 진행하여 각 워드라인의 양측면에 절연측벽(15)을 형성한다.
도 1b에 도시한 바와 같이, 상기 워드라인(14) 양측의 액티브 영역에 소오스/드레인용 이온주입을 실시하여 불순물 확산영역(16)들을 형성한다.
상기 워드라인(14)들을 포함한 기판(11) 전면에 제 1 층간절연막(17)을 형성한 후, 상기 제 1 층간절연막(17)을 선택적으로 제거하여 비트라인 콘택(18)을 형성한다.
즉, 비트라인과 액티브 영역을 전기적으로 연결하기 위해 상기 제 1 층간절연막(17)을 식각하여 콘택홀을 형성한다.
이후, 도 1c에 도시한 바와같이, 상기 비트라인 콘택(18)내에 매립되는 플러그(19)를 형성한 후, 상기 플러그(19)와 전기적으로 연결되도록 상기 제 1 층간절연막(17)상에 비트라인(20)을 형성한다.
도 1d에 도시한 바와 같이, 상기 비트라인(20)을 포함한 전면에 제 2 층간절연막(21)을 형성한다.
이후, 상기 제 2 층간절연막(21)과 제 1 층간절연막(17)을 선택적으로 제거하여 액티브 영역이 노출되는 스토리지 노드콘택(22)을 형성한다.
도 1e에 도시한 바와 같이, 상기 스토리지 노드콘택(22)내에 플러그(23)를 형성하고, 상기 플러그(23)와 전기적으로 연결되는 스토리지 전극(24)을 형성한다.
이후, 상기 스토리지 노드전극(24)상에 유전막(25)과 플레이트 전극(26)을 형성하면 종래 기술에 따른 반도체 메모리 소자 제조공정이 완료된다.
이와 같은 종래 반도체 메모리 소자는 워드라인(14)에 인가되는 전압에 따라 트랜지스터의 전류를 온/오프시켜 줌으로써 스토리지 전극(24) 및 플레이트 전극(26) 사이 유전막(25)에 전하를 저장하거나, 저장된 전하를 비트라인(20)을 통해 센싱앰프(도시되지 않음)로 전달하게 된다.
그러나 상기와 같은 종래 반도체 메모리 소자는 다음과 같은 문제점이 있었다.
소자간의 격리가 트랜치 아이솔레이션 공정으로 이루어지나, 아이솔레이션의 디멘젼(dimension)이 집적도에 제약을 받아 격리 특성이 열화되고 이 경우 스토리지 전극 및 트랜지스터의 소오스/드레인 접합에서의 누설 전류가 증가하여 셀의 데이터 보유능력이 저하되어 소자의 신뢰성에 크나큰 영향을 주게 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 고집적 반도체 메모리 소자에서 소자간의 격리 특성을 향상시켜 소자의 신뢰성을 향상시키는데 적당한 반도체 메모리소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 1e는 종래 기술에 따른 반도체 메모리소자 제조방법을 설명하기 위한 공정단면도
도 2a 내지 2f는 본 발명의 반도체 메모리소자 제조방법을 설명하기 위한 공정단면도
도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 격리영역
33 : 절연막 패턴 34 : 에피택셜층
36 : 워드라인 38 : 불순물 확산영역
40 : 비트라인 콘택 41,45 : 플러그
42 : 비트라인 46 : 스토리지 전극
47 : 유전막 48 :플레이트 전극
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리소자 제조방법은 반도체 기판상에 트렌치 아이솔레이션 공정을 이용하여 격리영역과 액티브 영역을 정의하는 공정과, 상기 액티브 영역의 소정부분이 노출되도록 상기 액티브 영역상에 절연막 패턴을 형성하는 공정과, 상기 노출된 액티브 영역을 씨드로하여 에피택셜층을 성장시키는 공정과, 상기 에피택셜층상에 복수개의 워드라인들을 형성하는 공정과, 워드라인 양측의 상기 에피택셜층에 불순물 확산영역을 형성하는 공정과, 상기 워드라인과 절연되며 불순물 확산영역과 연결되는 비트라인을 형성하는 공정과, 상기 비트라인과 절연되며 상기 불순물 확산영역과 연결되는 스토리지 전극을 형성하는 공정과, 상기 스토리지 전극상에 유전막과 플레이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명의 반도체 메모리 소자 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명은 기판의 액티브 영역상에 에피택셜층을 형성하여 이것을 트랜지스터의 채널 및 비트라인 콘택, 스토리지 노드 콘택의 패드로 이용하는 것을 특징으로 한다.
이와 같은 본 발명의 반도체 메모리 소자 제조방법을 도 2a 내지 2f를 참조하여 설명하면 다음과 같다.
도 2a에 도시한 바와 같이, 반도체 기판(31)에 트렌치 아이솔레이션 공정을 이용하여 격리 영역(32)을 형성하는 것에 의해 액티브 영역을 정의한다.
이후, 격리 영역(32)을 포함한 기판(31)상에 제 1 절연막을 증착한 후 패터닝하여 상기 액티브 영역상에서 서로 소정 간격을 갖는 절연막 패턴(33)을 형성한다.
도 2b에 도시한 바와 같이, 노출된 액티브 영역을 씨드(seed)로 하여 에피택셜층(34)을 등방성 성장시킨 후, 도 2c에 도시한 바와 같이, 상기 에피택셜층(34)상에 게이트 절연막(35)을 개재하여 복수개의 워드라인(36)들을 패터닝한다.
즉, 에피택셜층(34)상에 제 2 절연막(35)을 증착하고, 상기 제 2 절연막(35)상에 워드라인 물질층을 형성한다.
사진 식각 공정을 이용하여 에피택셜층(34)이 선택적으로 노출되도록 상기 워드라인 물질층 및 제 2 절연막(35)을 식각하여 워드라인(36)들을 형성한다.
여기서, 상기 에피택셜층(34)을 형성한 후, 열처리하여 재결정화시키는 방법을 적용할 수 있다.
이와 같이, 워드라인들을 형성한 후, 워드라인(36)을 포함한 전면에 절연막을 증착하고, 에치백 공정을 진행하여 상기 워드라인(36)의 양측면에 절연측벽(37)을 형성한다.
그리고 워드라인 양측의 노출된 액티브 영역내에 소오스/드레인용 이온주입을실시하여 불순물 확산영역(38)들을 형성한다.
도 2d에 도시한 바와 같이, 상기 워드라인(36)들을 포함한 기판 전면에 제 3 절연막(39)을 증착한 후, 선택적으로 식각하여 불순물 확산영역(38)이 노출되도록 비트라인 콘택(40)을 형성한다.
이어서, 도 2e에 도시한 바와 같이, 상기 비트라인 콘택(40)내에 매립되는 플러그(41)를 형성하여 불순물 확산영역(38)과 전기적으로 연결한다.
그리고 상기 플러그(41)와 전기적으로 연결되며 워드라인를 가로지르는 방향으로 비트라인(42)을 형성한다.
이후, 상기 비트라인(42)을 포함한 전면에 제 4 절연막(43)을 증착한 후, 상기 제 4 절연막(43), 제 3 절연막(39)을 차례로 제거하여 상기 불순물 확산 영역(38)이 노출되는 스토리지 노드 콘택(44)을 형성한다.
이어서, 도 2f에 도시한 바와 같이, 상기 스토리지 노드 콘택(44)내에 플러그(45)를 형성하고, 상기 플러그(45)와 전기적으로 연결되는 스토리지 전극(46)을 형성한다.
이후, 상기 스토리지 전극(46)상에 유전막(47)과 플레이트 전극(48)을 형성하면 본 발명의 반도체 메모리소자 제조공정이 완료된다.
이상 상술한 바와 같이 본 발명의 반도체 메모리 소자 제조방법은 트랜치 아이솔레이션 공정에 의해 정의되는 액티브 영역을 씨드(seed)로하여 에피택셜층을 성장시킨 후, 에피택셜층에 셀을 구성하므로 셀간의 격리 특성을 향상시켜 셀의 데이터 유지능력을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판에 격리영역과 액티브 영역을 정의하는 공정과,
    상기 액티브 영역의 소정부분이 노출되도록 상기 액티브 영역상에 절연막 패턴을 형성하는 공정과,
    상기 노출된 액티브 영역을 씨드로하여 에피택셜층을 성장시키는 공정과,
    상기 에피택셜층상에 복수개의 워드라인들을 형성하는 공정과,
    워드라인 양측의 상기 에피택셜층에 불순물 확산영역을 형성하는 공정과,
    상기 워드라인과 절연되며 불순물 확산영역과 연결되는 비트라인을 형성하는 공정과,
    상기 비트라인과 절연되며 상기 불순물 확산영역과 연결되는 스토리지 전극을 형성하는 공정과,
    상기 스토리지 전극상에 유전막과 플레이트 전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 반도체 메모리소자 제조방법.
  2. 제 1 항에 있어서, 상기 에피택셜층은 등방성 성장시키는 것을 특징으로 하는 반도체 메모리소자 제조방법.
  3. 제 1 항에 있어서, 상기 에피택셜층을 성장시킨 후, 열처리하여 재결정화시키는 공정을 포함함을 특징으로 하는 반도체 메모리소자 제조방법.
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JPH09321236A (ja) * 1996-05-27 1997-12-12 Sony Corp 半導体装置及びその製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09205064A (ja) * 1995-11-22 1997-08-05 Nec Corp 半導体装置の製造方法
JPH09321236A (ja) * 1996-05-27 1997-12-12 Sony Corp 半導体装置及びその製造方法

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