JP2004104135A - Soi型トランジスタを用いたsoi型トランジスタ回路及びその製造方法 - Google Patents
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/905—Plural dram cells share common contact or common trench
Abstract
【解決手段】セミコンダクタ・オン・インシュレータ型トランジスタは、a)絶縁層、b)絶縁層上の半導体物質の層、c)半導体物質層内に設けられたトランジスタゲート、d)トランジスタゲートに動作上近接して半導体物質層内に設けられた上下方向外側ソース/ドレイン拡散領域及び上下方向内側拡散領域とからなる。DRAM回路はシーケンシャルアクセスを必要としない複数個のメモリセルを有し、該複数個のメモリセルの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。
【選択図】図11
Description
絶縁層と、
該絶縁層上の半導体物質の層と、
該半導体物質層内に設けられたトランジスタゲートと、
該トランジスタゲートに対して動作上近接した位置で前記半導体物質層内に設けられた、上下方向外側のソース/ドレイン拡散領域と上下方向内側の拡散領域とから成るトランジスタである。
他の特徴として、メモリ回路は、シーケンシャルアクセスの必要がない複数個のメモリセルを有し、複数個のうちの少なくとも一部は、単一のビット線コンタクトに対して二つ以上のメモリセルを有している。
更に他の特徴として、複数個のメモリセルから成るメモリアレイは、複数個のワード線、ソース領域、ドレイン領域、ドレイン領域に電気的に接続されたビット線、ソース領域に電気的に接続された蓄積コンデンサとを有し、異なるメモリセルの少なくとも二つのドレイン領域は、前記ワード線の一つの下側で互いに接続されている。
Claims (41)
- メモリアレイは、
個々は電界効果型トランジスタと蓄積コンデンサとにより特徴づけられる複数個のメモリセルを有し、該電界効果型トランジスタは、セミコンダクタ・オン・インシュレータ型トランジスタを有し、該セミコンダクタ・オン・インシュレータ型トランジスタは、
絶縁層と、
前記絶縁層上の半導体物質の層と、
前記半導体物質の層の中に設けられる、上下方向に間隔を置いて設けられる二つのソース/ドレイン拡散領域と、
前記半導体物質層に作動上隣接して設けられ、上下方向に間隔を置いて設けられるソース/ドレイン拡散領域の間に位置するワード線ゲートと、を有し、
前記蓄積コンデンサはソース/ドレイン拡散領域のうちの一方と電気的に導通し、ビット線はソース/ドレイン拡散領域のうちの他方と電気的に導通しており、前記電界効果トランジスタと前記蓄積コンデンサの両方は前記絶縁層の上で上下方向に設けられていることを特徴とするメモリアレイ。 - 請求項1記載のメモリアレイにおいて、前記ワード線ゲートは、ゲートへの電圧印加に従ってその中に電界を形成するように、ソース/ドレイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴とするメモリアレイ。
- 請求項1記載のメモリアレイにおいて、前記ワード線ゲートは、ワード線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース/ドレイン拡散領域の両方の少なくとも一部に沿って延在していることを特徴とするメモリアレイ。
- 請求項1記載のメモリアレイにおいて、前記ワード線ゲートは、ワード線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース/ドレイン拡散領域のうちの少なくとも一方の全体に沿って延在していることを特徴とするメモリアレイ。
- 請求項1記載のメモリアレイにおいて、前記ワード線ゲートは、ワード線ゲートへの電圧印加に従ってその中に電界を形成するように、ソース/ドレイン拡散領域の両方の全体に沿って延在していることを特徴とするメモリアレイ。
- シーケンシャルアクセス不要の複数個のメモリセルからなり、複数個のうちの少なくとも一部は単一のビット線コンタクトに対して二個以上のメモリセルを有することを特徴とするメモリ回路。
- 請求項6記載のメモリ回路において、前記複数個のメモリセルの一部のトランジスタは、シリコン・オン・インシュレータ電界効果型トランジスタからなることを特徴とするメモリ回路。
- 請求項6記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して4個以上のメモリセルを有することを特徴とするメモリ回路。
- 請求項6記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して5個以上のメモリセルを有することを特徴とするメモリ回路。
- 請求項6記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して6個以上のメモリセルを有することを特徴とするメモリ回路。
- 請求項6記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して7個以上のメモリセルを有することを特徴とするメモリ回路。
- 請求項6記載のメモリ回路において、前記複数個のうちの一部は、単一のビットコンタクトに対して8個以上のメモリセルを有することを特徴とするメモリ回路。
- セミコンダクタ・オン・インシュレータ層の内部に実質的に垂直に形成された電界効果型トランジスタと、前記電界効果トランジスタの上下方向で上側に設けられている蓄積コンデンサとを有する複数個のメモリセルからなることを特徴とするメモリ回路。
- 請求項13記載のメモリ回路において、前記メモリセルの蓄積コンデンサは、セミコンダクタ・オン・インシュレータ層の外側に全て設けられていることを特徴とするメモリ回路。
- 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通するビット線と、前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、異なるメモリセルの少なくとも二つのドレイン領域はワード線のうちの一つの下方で互いに接続されており、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
- 請求項15記載のメモリアレイにおいて、前記ソース領域とドレイン領域は、セミコンダクタ・オン・インシュレータ層の内部に設けられていることを特徴とするメモリアレイ。
- 請求項15記載のメモリアレイにおいて、前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に設けられ、前記ワード線はセミコンダクタ・オン・インシュレータ層の内部に設けられていることを特徴とするメモリアレイ。
- 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通するビット線と、前記ワード線に近接し前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形成され、複数個の前記ワード線は各々蓄積コンデンサに近接して全てセミコンダクタ・オン・インシュレータ層の内部に形成され、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
- 請求項18記載のメモリアレイにおいて、異なるメモリセルの少なくとも二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されていることを特徴とするメモリアレイ。
- 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通なビット線と、前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形成され、複数個の前記ワード線はセミコンダクタ・オン・インシュレータ層を貫通して形成され、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
- 請求項20記載のメモリアレイにおいて、異なるメモリセルの少なくとも二つのドレイン領域は、ワード線のうちの一つの下方で互いに接続されていることを特徴とするメモリアレイ。
- 複数個のワード線と、ソース領域と、ドレイン領域と、個々のビット線コンタクトを通して該ドレイン領域と電気的に導通なビット線と、前記ソース領域と電気的に導通な蓄積コンデンサとからなるメモリセルのメモリアレイであって、複数個の前記ソース領域とドレイン領域はセミコンダクタ・オン・インシュレータ層の内部に形成され、複数個の前記蓄積コンデンサはセミコンダクタ・オン・インシュレータ層の上に形成され、二個以上のメモリセルは単一のビット線コンタクトと作動上関連付けられていることを特徴とするメモリアレイ。
- 基板に対して設けられるシーケンシャルアクセス不要のメモリセルのメモリアレイであって、複数個の個々のメモリセルは、fをアレイを製造する際の最小のフォトリソグラフィック特性寸法とすると、6f2よりも少ない表面領域を個々に占めることを特徴とするメモリセルのメモリアレイ。
- 請求項23記載のメモリアレイにおいて、複数個の個々のメモリセルは、5f2以下の表面領域を個々に占めることを特徴とするメモリアレイ。
- 請求項23記載のメモリアレイにおいて、複数個の個々のメモリセルは、4.25f2以下の表面領域を個々に占めることを特徴とするメモリアレイ。
- シーケンシャルアクセス不要のメモリセルのアレイと、アレイの少なくとも一部は、単一のビット線コンタクトに対して二個以上のメモリセルを有し、“f”をアレイを製造する際の最小のフォトリソグラフィック特性寸法とし、“N”をその一部における単一のビット線コンタクトに対するメモリセルの数とすると、その一部の複数個のメモリセルの個々は、2f×(2f+f/N)以下の表面領域を占めることを特徴とするDRAM回路。
- 請求項26記載のDRAMアレイにおいて、複数個の個々のメモリセルは、5f2以下の表面領域を個々に占めることを特徴とするDRAMアレイ。
- 請求項26記載のDRAMアレイにおいて、複数個の個々のメモリセルは、4.25f2以下の表面領域を個々に占めることを特徴とするDRAMアレイ。
- 絶縁層と、
最上部表面がほぼ平面の、前記絶縁層上の半導体物質の層と、
前記半導体物質層の内部に設けられ、各ゲート線の上端が上下方向において前記半導体物質の最上部の表面の下に設けられるゲート線のアレイと、
個々が各ゲート線の上端の上に設けられ、その最上部絶縁性表面が前記半導体物質の最上部表面とほぼ同一面である絶縁性キャップのアレイと、
からなることを特徴とするトランジスタゲートアレイ。 - 請求項29記載のトランジスタゲートアレイにおいて、前記ゲート線は、前記半導体物質層を完全に貫通して設けられることを特徴とするトランジスタゲートアレイ。
- 請求項29記載のトランジスタゲートアレイにおいて、前記ゲート線は、半導体物質層の内部で互いに実質的に平行に伸びることを特徴とするトランジスタゲートアレイ。
- 請求項29記載のトランジスタゲートアレイにおいて、前記ゲート線は、前記半導体物質層を完全に貫通して設けられ、それの内部で互いに実質的に平行に伸びることを特徴とするトランジスタゲートアレイ。
- 請求項29記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース/ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース/ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース/ドレイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴とするトランジスタゲートアレイ。
- 請求項29記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース/ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース/ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース/ドレイン拡散領域のうちの一方の少なくとも一部に沿って延在していることを特徴とするトランジスタゲートアレイ。
- 請求項29記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース/ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って一つのソース/ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース/ドレイン拡散領域のうちの一方の全体に沿って延在していることを特徴とするトランジスタゲートアレイ。
- 請求項29記載のトランジスタゲートアレイは、電界効果トランジスタを形成するゲート線と関連するソース/ドレイン対を更に有し、トランジスタゲート線のうちの一方が、ゲート線への電圧印加に従って両方のソース/ドレイン拡散領域中に電界を形成するように、少なくとも一対のソース/ドレイン拡散領域の両方の全体に沿って延在していることを特徴とするトランジスタゲートアレイ。
- メモリアレイの形成方法において、該方法は、
外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形成する過程と、
ソース領域は前記セミコンダクタ・オン・インシュレータ層の外側部に形成され、ドレイン領域は前記セミコンダクタ・オン・インシュレータ層の内側部に形成される、前記セミコンダクタ・オン・インシュレータ層の内部に形成されたソース領域とドレイン領域を少なくとも有する電界効果トランジスタのアレイを形成する過程と、
それぞれの外側ソース領域と電気的に導通な、セミコンダクタ・オン・インシュレータ層の外側にコンデンサ構造のアレイを形成する過程と、
前記内側ドレイン領域と電気的に導通なビット線のアレイを形成する過程と、からなり、少なくとも一つのビット線は、単一のビット線コンタクトを通して二個以上のコンデンサ構造と電気的に接続していることを特徴とするメモリアレイ形成方法。 - 請求項37記載のメモリアレイの形成方法は、セミコンダクタ・オン・インシュレータ層の内部に前記電界効果トランジスタのワード線を形成する過程を更に有することを特徴とするメモリアレイ形成方法。
- 請求項37記載のメモリアレイの形成方法は、ワード線は前記セミコンダクタ・オン・インシュレータ層を完全には貫通していない、セミコンダクタ・オン・インシュレータ層の内部に前記電界効果トランジスタのワード線を形成する過程を更に有することを特徴とするメモリアレイ形成方法。
- DRAMアレイの形成方法において、該方法は、
外側部及び内側部を有するセミコンダクタ・オン・インシュレータ層を形成する過程と、
形成された少なくとも二つのDRAMメモリセル共通のドレイン領域を形成するために、セミコンダクタ・オン・インシュレータ層内側部へ導電性増強不純物をイオン注入する過程と、
ワード線開口の一方は少なくとも二つのDRAMメモリセルのうちの一方のために、ワード線開口の他方は少なくとも二つのDRAMメモリセルのうちの他方のために、セミコンダクタ・オン・インシュレータ層へ共通ドレイン領域に向かって下方に、しかしこれを貫通しないように少なくとも二つのワード線開口を部分的にのみエッチングする過程と、
ワード線開口側壁にゲート誘電体層を設ける過程と、
前記ゲート誘電体層を形成後、ワード線開口の内部の導電性物質を充填すると共に、ワード線開口内の導電性物質は電気的に絶縁性の物質によって封止される過程と、
形成された少なくとも二つのDRAMメモリセルの各々にドレイン領域を形成するために、セミコンダクタ・オン・インシュレータ層外側部へ導電性増強不純物をイオン注入する過程と、
セミコンダクタ・オン・インシュレータ層の外側コンデンサ構造と、各ソース線に電気的に接続された絶縁封止されたワード線とを形成する過程と、
共通ドレイン領域と電気的に導通なビット線を設ける過程と、
からなることを特徴とするDRAMアレイ形成方法。 - メモリセルのメモリアレイであって、該メモリアレイは、
外側面を有する基板と、
該外側面上に横設される絶縁層と、
該絶縁層との間に接触面を有し、該接触面から間隔を置いて外側面とを有する前記絶縁層上に横設される半導体物質の層と、
該接触面に近接する、該半導体物質の層の内部に収容されるドレイン拡散領域と、
各々対向する横側面を有し、前記半導体物質の内部で各々間隔を置いて設けられ、前記半導体物質の層の外側面の下に設けられるゲート線の上端を有し、該半導体物質の層の内部に完全に収容され、個々のゲート誘電体物質により各々電気的に絶縁されている一連の細長い導電性ゲート線と、
それぞれ個々のゲート線と関連し、関連したゲート線の一方の横側面にのみ設けられる、半導体物質の層の内部に収容される一連のソース拡散領域と、
個々がそれぞれ個々のゲート線と関連し、それぞれ関連したゲート線上に設けられ、半導体物質の層の外側面と実質上共面であるほぼ平面の封止部の上端を更に有する半導体物質の層の内部に収容される一連の絶縁封止部と、
各ゲート線と関連したソース拡散領域と電気的に接続しており、該一連のゲート線上に設けられる蓄積ノードと、
該蓄積ノード上に設けられるコンデンサ誘電体層と、
該蓄積ノードに作動上近接し誘電体層上に設けられるセル板ノードと、
該セル板ノード上に設けられる絶縁層と、
該絶縁層により前記ゲート層の外側に支持されるビット線と、
該ビット線と結合し、前記絶縁層を貫通し、該ドレイン拡散領域と電気的に接続している電気コンタクトと、からなり、一連のゲート線のそれぞれはドレイン拡散領域と作動上関連付けられていることを特徴とするメモリセルのメモリアレイ。
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