KR100487255B1 - Soi-트랜지스터,그트랜지스터게이트어레이및soi-트랜지스터형성방법 - Google Patents

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Abstract

절연체 상(上)에 있는 반도체 트랜지스터(semiconductor-on-insulator transistor), 메모리 회로와 어레이, 다른 DRAM 회로와 어레이, 트랜지스터 게이트 어레이(transistor gate array), 그리고 상기 구성을 제조하는 방법 등과 관련이 있는 몇몇의 특징을, 본 발명은 포함한다.
하나의 특징에 있어서, 절연체 상(上)에 있는 반도체 트랜지스터(semiconductor-on-insulator transistor)는, (a) 절연체 레이어(insulator layer), (b) 절연체 레이어 상(上)에 있는 반도체 물질 레이어(semiconductor material layer), (c) 반도체 물질 레이어 내(內)에서 공급되는 트랜지스터 게이트(transistor gate), 그리고 (d) 트랜지스터 게이트에 대하여 작동이 가능할 정도로 가깝게 반도체 물질 레이어 내(內)에서 공급되는 외부에서 올려지는 소스/드레인 확산 영역(outer elevation source/drain region)과 내부에서 올려지는 확산 영역(inner elevation source/drain region) 등을 포함한다.
또 하나의 특징에 있어서, DRAM 회로는 순서에 의한 접근을 필요로 하지 아니하는 다수의 메모리 셀(memory cell)로 이루어지는데, 다수의 메모리 셀에서 적어도 일부분은 단 하나의 비트 라인 접점을 위한 두 개 이상의 메모리 셀을 가진다.
덧붙여지는 또 하나의 특징에 있어서, 메모리 셀의 DRAM 어레이는 다수의 워드라인(wordline), 소스 영역, 드레인 영역, 드레인 영역과의 전기 연결에서 비트 라인(bit line), 그리고 소스 영역과의 전기 연결에서 기억 커패시터(storage capacitor) 등을 포함하며 ; 워드 라인 중(中)에서 하나의 아래에서, 서로 다른 메모리 셀의 두 개 이상의 드레인 영역은 서로 연결되어 있다.
덧붙여지는 또 하나의 특징에 있어서, DRAM 어레이는 단 하나의 비트 라인 접점에 대하여 두 개 이상의 메모리 셀을 가지고, 여러 개가 있는 개개의 메모리 셀은 2f x (2f + f/N) 과 같거나 그 보다 작은 표면 영역을 차지하는데, 여기서 "f" 는 에레이를 제조함에 있어서 최소 사진 석판 특징 크기(minimum photo-lithographic feature dimension)이며, "N" 은 부분 내(內)에서 단 하나의 비트 라인 접점 당(當) 메모리 셀의 수(數)이다.

Description

SOI-트랜지스터, 그 트랜지스터 게이트 어레이 및 SOI-트랜지스터 형성 방법
본 발명은 일반적으로 절연 기판상의 반도체(SOI) 트랜지스터( semiconductor-on-insulator transistor), DRAM, 및 절연 기판상의 반도체(SOI) 트랜지스터를 이용하는 메모리 회로를 형성하는 방법등에 관한 것이다.
전계 효과 트랜지스터(field-effect transistor)는 일반적으로 확산 영역의 쌍으로 이루어지는데, 일반적으로 반도체 기판(semiconductor substrate)내에서 일정한 간격을 유지하는 소스(source)와 드레인(drain)으로 불린다. 확산 영역 사이에서 한 분리 영역에 인접하여 한 게이트가 제공되며, 이를 확산 영역사이에서 전류가 흐를 수 있도록 전장을 제공하게 된다. 확산 영역 사이의 게이트에 근접한 서브스트레이트 영역(기판 영역)은 채널(channel)이라 한다.
일반적으로, 반도체 서브스트레이트(semiconductor substrate)는 낮은 전도도의 도펀트 불순물 농도를 가지는 벌크 단결정 실리콘 서브스트레이트(bulk monocrysalline silicon substrate)로 이루어진다. 확산 영역은 반대 타입의 전도도 증가 불순물을 가진 상당히 높은 도펀트 농도를 가진다. 선택적으로, 서브스트레이트는 아래에 놓인 절연체 레이어(insulator layer)위에 있는 낮게 도핑(doping)된 반도체 물질의 얇은 레이어 형으로 제공될 수 있다. 통상적으로, 상기 서브스트레이트(substrate)는 절연 기판상의 반도체(SOI, semiconductor-on-insulator) 구성으로 불린다. SOI 구성에서 확산영역은 얇은 실리콘 레이어의 두께로 연장될 수 있으며, 이때의 확산 영역은 통상적 완전 디플리션 SOI 구성이라 하고, 선택에 따라 상기 확산 영역이 상기 얇은 실리콘 레이어의 두께 일부에서만 연장될 수 있는데, 이때에는 부분적 디플리션 SOI 구성으로써 불린다. 부분적으로 연장 되든 전체에 걸쳐 연장되든, 한 전도 게이트가 상기 SOI 레이어 위 또는 아래 어느 한 곳에 제공되어, 수평으로 향하도록 된 한 트랜지스터 내 확산 영역사이에서 게이팅(gating)을 제공하도록 한다.
전계 효과 트랜지스터는 집적 회로에서 전자 장치나 전자 소자를 구성시킨다. 대개, 높은 밀도의 집적 회로는 반도체 웨이퍼로부터 제조된다. 이 같은 제조가 완성된 후에, 웨이퍼는 개별의 칩을 형성하도록 웨이퍼로부터 궁극적으로 절단되어지는, 다수의 동일한 불연속 다이 영역(die area)으로 이루어진다. 상기 최종 다이(die area), 또는 절단 다이(cut die)는 동작여부와 관련하여 검사되며, 우수한 다이(die)는 최종 장치나 시스템에서 이용되는 캡슐 패키지(encapsulation package)내로 조립된다.
한 가지 타입의 집적 회로로 메모리를 포함한다. 반도체 메모리(semiconductor memory)의 기본 유닛은 메모리 셀(memory cell)이다. 메모리 셀은 단일 비트의 정보를 기억할 수 있는데, 반도체 서브스트레이트나 웨이퍼의 면적 당 점점 많아지는 셀을 가능하게 할 목적으로, 메모리 셀은 계속해서 크기에서 작아져 왔다. 집적 메모리 회로(integrated memory circuitry)는 보다 더 집적되고, 작동에 있어서 보다 더 빨라진다.
예가 되는 반도체 메모리로는 ROMs, RAMs, PROMs, EPROMs, 그리고 EEPROMs 을 포함한다. 일정의 어떤 반도체 메모리는 집적성과 속도에 있어서 경제성을 강조한다. 다른 반도체 메모리는 빠른 작동에 초점을 맞춘다. 어떤 반도체 메모리는 데이터를 무한하게 기억하고, 다른 반도체 메모리는 메모리가 일시적이고 매 초마다 수백 번 데이터를 리플레시(refresh)한다. 가장 작은 메모리 셀로는 DRAM(dynamic random access memory)의 단일 트랜지스터와 단일 커패시터가 있다.
도 1 은 본 발명에 따른 한 처리 단계에서 반도체 웨이퍼 조각의 분할 단면도;
도 2 는 도 1의 단계에 이어서 일어나는 처리 단계에서의 도 1 웨이퍼 조각을 도시한 도면;
도 3 은 도 2의 평면도;
도 4 는 도 2에 의하여 도시된 단계에 이어서 일어나는 처리 단계에 대한 도 1 웨이퍼 조각의 단면도;
도 5 는 도 4에 의하여 도시된 단계에 이어서 일어나는 처리 단계에 대한 도 1 웨이퍼 조각의 단면도;
도 6은 도 5에 의하여 도시된 단계에 이어서 일어나는 처리 단계에 대한 도 1 웨이퍼 조각의 단면도;
도 7 은 도 6의 평면도;
도 8은, 도 6에 의하여 도시된 단계에 이어서 일어나는 처리 단계에 대한 도 1 웨이퍼 조각의 단면도;
도 9는 도 8의 평면도;
도 10은 도 8에 의하여 도시된 단계에 이어서 일어나는 처리 단계에 대한 도 1 웨이퍼 조각의 단면도;
도 11은 도 10에 의하여 도시된 단계에 이어서 일어나는 처리 단계에 대한 도 1웨이퍼 조각의 단면도;
도 12는 도11의 평면도;
도 13은 본 발명에 따른 선택적 실시로서 웨이퍼 조각 평면도;
도 14는 도 13의 14-14선 웨이퍼 조각 단면도;
도 15는 도 13의 15-15선 웨이퍼 조각 단면도;
도 16은 본 발명에 따른 또 다른 선택적 실시로서 반도체 웨이퍼 조각 단면도; 그리고
도 17은 도 16의 평면도.
* 부호 설명
12 ;벌크 단결정 실리콘 기판
(bulk mono-crystalline silicon substrate)
14;절연 층(insulating layer), 산화물 레이어(oxide layer)
16;반도체재 레이어(semiconductor material layer)
절연 기판상의 반도체 레이어(semiconductor-on-insulator layer)
22;보호 및 에칭 정지 레이어(protective and etch stop layer)
30;트랜지스터 게이트 라인(transistor gate line)
35;제 1 내부에서 올려지는 소스/드레인 확산 영역
(first inner elevation source/drain diffusion region)
38;제 2 외부에서 올려지는 소스/드레인 확산 영역
(second outer elevation source/drain diffusion region)
39;전계 효과 트랜지스터 채널 영역
(field effect transistor channel region)
43;절연 유전체 레이어(insulating dielectric layer)
44;제 1 접촉 오픈닝(first contact opening)(제 1전극)
45;제 2접촉 오픈닝(second contact opening)(제 2전극)
55;반도체 웨이퍼 조각(semiconductor wafer fragment)
56;벌크 단결정 실리콘 기판
(bulk mono-crystalline substrate)
60;절연 기판상의 반도체 레이어
64;주입 영역(implant region), 공통 드레인 영역(common drain region)
65a,65b, 65c; 게이트 라인(gate line)/워드 라인(word line)
70a, 70b, 70c; 소스 영역(source region)
본 발명은 절연 기판상의 반도체(SDI) (semiconductor-on-insulator) 트랜지스터, 메모리 회로와 어레이, 트랜지스터 게이트 어레이에 관련되며, 이들의 제조 방법 등과 관련이 있다. 본 발명의 한 특징에서, 절연 기판상의 반도체(SDI) 트랜지스터는,
절연체 레이어;
절연체 레이어의 위에 있는 반도체재 레이어;
상기 반도체재 레이어 내에 제공되는 트랜지스터 게이트; 그리고 상기 트랜지스터 게이트에 동작할 수 있도록 근접하여 반도체재 레이어내에 제공된 외측 용기 소스/드레인 확산 영역 및 내측 융기 확산 영역으로 구성된다.
또 하나의 특징에 있어서, 메모리 회로(memory circuitry)는 순서에 의한 접근을 필요로 하지 않는 다수의 메모리 셀로 이루어지며, 상기 다수 중 적어도 일부가 한 단일 비트 라인 접촉점(single bit line contact)에 대하여 두개이상의 메모리 셀들을 갖는다.
또 다른 특징에 있어서, 메모리 셀의 메모리 어레이는 다수의 워드라인(wordline), 소스 영역, 드레인 영역, 드레인 영역과의 전기적 연결을 하는 비트라인(bit line), 그리고 소스 영역과의 전기적 연결을 하는 저장 커패시터(storage capacitor) 등을 포함하며; 각기 다른 메모리 셀들 중 적어도 두개의 드레인 영역들이 한 워드라인 아래에서 상호 연결된다.
하기에서는 첨부도면을 참조하여 본 발명을 상세하게 설명한다.
본 발명의 상기 특징과 다른 특징 등은, 도 1 내지 도 12 의 제 1실시 예 웨이퍼 조각(10)(wafer fragment)에 관하여 진행되는 다음의 설명으로부터 명백하여진다. 웨이퍼 조각(10)은 벌크 단결정 실리콘 기판(12)(bulk mono-crystalline silicon substrate)을 포함하는데, 이와 같은 기판(12)은 그 위에서 절연층(14)을 가지며, 절연층의 예가 되는 두께는 2000 Angstroms 내지 5000 Angstroms 이다. 반도체재 레이어(16)가 상기 절연층 위에 공급된다. 상기 반도체재 레이어(16)의 예가 되는 두께는 3000 Angstroms 내지 8000 Angstroms 이다. 웨이퍼에는 단결정 실리콘을 포함함이 일반화 되어 있고 선호한다. 이에 따라 상기 절연 층인 산화물 레이어(14)(oxide layer)와 벌크 단결정 실리콘(12)(bulk silicon)은 기판(substrate)을 형성하는데, 이같은 기판위에 상기 반도체재 레이어(16)가 침전된다. 계속해서 상기 절연 기판 상의 반도체 레이어(16)(semiconductor-on-insulator layer)는 외측 표면(18)(outer surface)과 내측 표면(20)(inner surface)을 포함한다. SiO2인 것을 선호하는 보호 및 에칭 정지 레이어(22)(protective and etch stop layer)는 절연 기판상의 반도체 레이어(16)(semiconductor-on-insulator layer)의 바같 쪽에 공급된다. 예가 되는 두께는 2000 Angstroms 내지 5000 Angstroms 이고, 예가되는 재료는 도핑(doping)이 아니된 SiO2 이다.
도 2와 도 3 에 대하여, 트랜지스터 게이트 라인 오픈닝(24)(transistor gate line opening)이 보호 및 에칭 레이어(22)를 통하여 패턴화(patterned)되고 에칭되며, 따라서 게이트 라인 오픈닝 측벽(25)(gate line opening sidewall)을 형성한다. 도시된 실시 예에서, 게이트 라인 오픈닝(24)은 절연 기판상의 반도체 레이어(16)(semiconductor-on-insulator layer)를 완전하게 관통하여지게 된다.
도 4에서는, 게이트 라인 오픈닝 측벽(25)에 열 산화 작용에 의하여 또는 침전 처리에 의하여 SiO2의 형태로 공급되는 게이트 유전체 레이어(26)(gate dielectric layer)가 설명된다. 그 다음에, 레이어(28)가 트랜지스터 게이트 오픈닝(24)의 남아있는 부분을 완전히 채우도록 된다.
도 5에서, 상기 레이어가 예를 들면, 화학-기계적인 연마(polishing)에 의하여 에칭 되어 평탄하게 되며, 결국 가늘고 기다란 전도성이 있는 트랜지스터 게이트 라인(30)(transistor gate line)을 형성하게 된다. 침전되어 있는 레이어(28)는, 전도성이 있게 도핑(doping)된 다결정 실리콘(poly-silicon)이나 W, WSix 등과 같은 다른 전도성이 있는 재료로 도핑(doping)되어서, 실질적으로 게이트 라인(30)(gate line)은 그 형성 즉시 전기적으로 전도성이 있게 된다. 따라서 상기 트랜지스터 게이트(30)는 반도체재 레이어(16)내에 제공되며, 상기 설명된 실시에서 트랜지스터 게이트(30)(transistor gate)는 반도체재 레이어(16)를 관통하여 동 레리어 전 길이에 걸쳐 뻗어있도록 된다. 계속해서, 긴 전도성이 있는 게이트 라인(30)은 서로 마주보고 있는 측면(32, 33)(lateral side)을 가진다. 따라서 트랜지스터 게이트(30)가 외측 표면(18)에서 내부 표면(20)까지에 걸쳐 절연 기판 상의 반도체 레이어(16)로 제공된다.
도 6과 도 7에서, 제 1 주입 마스크(34)(first implant mask)가 제공되는데, 그 다음에 절연 기판상의 반도체 레이어(16)내와 내부 표면(20)에서, 제 1 의 내측으로 융기된 소스/드레인 확산 영역(35)(first inner elevation source/drain diffusion region)을 형성하도록 n+ 전도 타입 도핑(doping)의 이온 주입(ion implanting)이 있게 된다.
도 8과 도 9에서, 제 2 포토레지스트 마스크(36)(second photoresist mask)가 웨이퍼 조각(10)에 공급되고, 그리고 절연 기판상의 반도체 레이어(16)의 외측 표면(18)에서 n+타입 물질의 제 2 의 외측 소스/드레인 확산 영역(38)(second outer elevation source/drain diffusion region)을 공급하도록 이온 주입을 실행하고, 상기 확산 영역은 상기 제 1의 내측 융기 확산 영역(35)과는 일정한 거리를 유지한다.
당업자라면, 상기 확산 영역과 관련하여 요구되어지는 두 개의 서로 다른 높이를 갖도록 주입 분량(implant dose)과 주입 에너지(implant energy)를 선택할 수 있다는 것을 알 것이다. 따라서 전계 효과 트랜지스터 채널 영역(39)(field effect transistor channel region)은 외측 확산 영역(38)과 내측 확산 영역(35)사이에서 높이가 형성된다. 그러므로, 상기 실시예에 따른 소스/드레인 확산 영역(35, 38)이 채널 영역(39)과 게이트 라인(50)에 작동 가능할 정도로 근접하게 공급된다. 상기 트랜지스터 게이트 라인(30)은 절연 기판상의 반도체 레이어(16)내 상기 레이어의 채널 영역(39)에 인접하여 위치하며, 게이트 라인(30)으로 적절한 전압이 적용하여지게 됨에 따라 상기 채널(39)내에서 전장을 일으킬 수 있도록 된다. 따라서 상기 게이트 라인(30)은 위아래로 떨어져 있는 소스/드레인 확산 영역(35)(38)사이에 위치하기도 하며, 상기 소스/드레인 확산 영역 모두의 전 높이에 걸쳐 위아래로 연장되어 상기 게이트 라인(30)에 전압이 걸리게 되면 전장을 일으킬 수 있도록 되기도 한다. 선택에 따라서는 한 게이트 라인이 만들어져서 상기 소스/드레인 확산 영역중 하나 또는 모두 일부분만을 따라 위아래로 연장 될 수 있기도 하다. 상기 확산 영역내 게이트 라인으로 전압을 적용하므로서 만들어진 전장은 소스/드레인 확산 영역(35)(38)에서 고유한 과 도핑(즉, 1020-1021 이온/㎤)으로 인하여 나쁜영향을 갖지 않도록 되어야한다.
도 10에서, 또 다른 마스크 층(40)이 증착되며, 마스크 되지 않은 부분(41)이 남게 되고, 이를 통하여 이온 주입이 절연 기판 상의 레이어(16)내로 있게 된다. 이와 같이 하여 상기 내측 확산 영역(35)으로의 절연 기판상의 반도체 레이어(16)를 통하여 n+전기 전도 플러그 접촉부(42)가 형성된다.
도 11과 도 12 에서, 절연 유전체 레이어(43)(insulating dielectric layer)는 에칭 정지 레이어(22)(etch stop layer)의 바같쪽에 제공된다. 상기 절연-유전체 레이어(43)(insulating dielectric layer)는 보로포스포실리케이트 글레스(borophosphosilicate glass, BPSG)를 포함하는 것을 선호한다. 제 1접촉 오픈닝(44)(first contact opening)이, BPSG 레이어(43)와 에칭 정지 레이어(22)(etching stop layer)등을 관통하여 전도성 플러그(42)(conductive plug)까지 에칭되고, 결과로써 전도성이 있는 물질로 채워지는데, 이에 의하여 제 1 접촉 오픈닝(제 1전극)(44)이 내측 또는 제 1확산 영역(35)에 전기적으로 연결된다. 제 2 접촉 오픈닝(제 2전극)(45)(second contact opening)은, BPSG 레이어(43)와 에칭 정지 레이어(22)를 관통하여 제2 소스/드레인 확산 영역(38)까지 에칭되고 전도성이 있는 물질로 채워진다. 그러므로, 상기에서 설명된 실시예에서, 제 1 전기적 접촉(제 1전극)(44)과 제 2 전기적 접촉(제 2전극)(45)등은 게이트 라인(30)의 일 측에 놓이고, 게이트 라인(30)의 가늘고 긴 길이 방향과는 직각으로 뻗어 있는 평면(11-11)상에 놓이게 된다.(도 12).
도 13내지 도 15는 선택적 실시의 웨이퍼 조각(10a)을 설명한다. 제 1실시예에서와 동일 번호를 이용하는데, 접미사 "a"에 의하여 구분되며, 그밖에는 서로 다른 번호로써 이용되는 것이 적합하다. 여기서, 제1 전기적 접촉(제 1전극)(44a)과 제2 전기적 접촉(제 2전극)(45a)등은, 게이트 라인(30)의 측면(32)에서 게이트 라인(30)에 대하여 평행으로 뻗어 있는 평면(50)상에 놓인다.(도 13)
본 발명에 따라 DRAM 회로와 같은 메모리 회로(memory circuitry)가 도 16과 도 17에 관련하여 다음에서 설명된다. 벌크 단결정 실리콘 서브스트레이트(56)(bulk mono-crystalline substrate)가 있고, 그 위에 절연 산화물 레이어(58)(insulating oxide layer)가 있는 반도체 웨이퍼 조각(55)(semiconductor wafer fragment)을 도시하고 있다. 절연 기판 상의 반도체 레이어(60)가 산화물 레이어(58)의 바깥쪽에 제공되고, 상기 반도체 레이어(60)는 외측 부분(61)과 내측 부분(62) 등을 포함한다. n+의 전도도를 증가시키는 분순물(impurity)은 레이어(60) 내측 부분(62)으로 이온 주입되어 주입영역(implant region)(64)을 형성하도록 하며, 두개 이상 선호하기는 더 많은 메모리 셀(memory cell)로의 공통의 드레인 영역을 만들게 된다.
상기에서 설명되는 제 1실시예의 특징에 따라, 일련의 가늘고 긴 그리고 전기적으로 전도성이 있는 게이트 라인(gate line)/워드 라인(word line)(65a, 65b, 65c)이, 절연 기판상의 반도체 레이어(60)내로 제공된다. 홈통(trough)또는 오픈닝(opening)이 절연 기판상의 반도체 레이어(60)내로 부분적으로 에칭(etching)되며, 타임 에칭(timed etch)을 이용하여 레이어(60)의 공통 드레인 영역(64)으로 침투하여 커트-오프(cut-off)되는 일이 없도록 한다. 그 다음에, 게이트 유전체 레이어(66)가 워드라인 오픈닝(word line opening)내에 공급된다. 다음에, 워드라인 오픈닝이 전도성 있는 물질(65)로 채워져서 워드라인 홈통의 남아있는 부분을 채우도록 된다. 그 다음에, 절연 기판상의 반도체 레이어(60)의 최외측 표면에서 리세스(홈)을 제공하도록 상기 전도재(65)에 대하여 타임 에칭이 실행된다. 상기 리세스(홈)은 다음에 전기 절연재로 채워져서 상기 설명된 전도재 부분(65)위로 전기 절연 캡(68)을 제공하도록 한다.
다음에, 소스 영역(70a, 70b, 70c 등)(source region)을 형성하도록, 절연 기판상의 반도체 레이어(60)의 외측 부분(61)으로 n+의 전도도를 증가시키는 불순물을 이용하여, 적합한 마스킹(making)과 이온 주입(ion implantation)이 실행된다. 절연 기판상의 반도체 레이어(60)의 한 영역(71)이 소스(70)와 드레인(64) 사이에 놓이고, 관련이 있는 워드라인(65)(world line)에 의하여 게이트(gate)될 수 있는 개별의 전계효과 트랜지스터 채널 영역을 구성시킨다.
두 개의 절연 유전체 레이어(72,74)(insulating dielectric layer)가 절연 기판상의 반도체 레이어(60)의 바깥쪽에 제공된다. 절연 기판상의 반도체 레이어(60)의 바깥쪽에 도시된 것처럼, 절연 유전체 레이어(72)에 대하여 커패시터 구성(76a, 76b,76c 등)이 제공된다. 상기 커패시터는 저장 노드(77)(storage node)와 커패시터 유전체 레이어(78)로 구성되며, 한 공통 커패시터 셀 플레이트 노드(80)가 상기 커패시터 유전체 레이어 바깥 측으로 제공되고, 이와 같은 배열을 통하여 모든 커패시터와 상호 연결하여지게 된다. 이에 따라 각각의 저장 커패시터(76)(storage capacitor)는 관련이 있는 전계 효과 트랜지스터 각각의 한 소스영역(70)과 전기적으로 접촉 하게 되고, 이와 같이하여 결합되는 커패시터와 전계효과 트랜지스터가 DRAM 어레이의 단일 메모리 셀을 구성한다.
공통 드레인 영역(64)에 전기적 접촉을 제공할 목적으로, 전도성이 있는 주입과 플러그(79)(conductive implant and plug)가 절연 기판상의 반도체 레이어(60)내에 제공된다. 전도성이 있는 플러그(82)는 절연 유전체 레이어(72, 74)내에 제공되며, 이것에 의해 드레인 플러그(79)에 접촉된다. 일련의 비트 라인(bit line)(84)은 절연 유전체 레이어(74)의 바깥쪽에 공급된다. 상기 비트 라인(84)은 워드 라인에 대하여 직각으로 뻗으며, 각각의 비트 라인은 전도성이 있는 드레인 플러그(82/79)에 연결된다.
지금까지, 순서에 의한 접근을 필요로 하지 아니하는 워드 라인에 직각인 라인을 따라 제공되는 메모리 셀을 가지는 종래 기술의 메모리 어레이(memory array)는, 단일 비트 라인접촉점을 공유하는 최대 두개의 메모리 셀을 가졌다. 하지만, 상기 본원 발명에서 설명된 선호되는 실시 예에 있어서는, 한 라인을 따라 두개 보다 많은 메모리 셀이 단일 비트 라인 접촉과 관련하여지게 된다. 상기 설명된 바의 공통 드레인 주입(64)은, 그와 관련이 있는 비트 라인(bit line)의 아래에서 평행하게 뻗어 있는 라인의 형태로 만들어진다. 관련이 있는 커패시터 시리즈에 대하여 요구되어지는 접촉의 수는, 개개의 공통 드레인 라인 영역(64)의 관련된 상대적인 저항에 의하여 제한될 수 있다. 약 1020 inons/㎤의 영역(64)에 대한 전도도 증가 도펀트의 농도에 대하여, 여덟 개까지의 커패시터가 단일 비트 라인 접촉(79/82) 라인에 연결될 수 있다. 따라서 선호되는 실시 예에서, 4, 5, 6, 7, 8, 또는 그 이상의 메모리 셀이 단일 비트 접촉에 연결될 수 있다. 라인을 따라서 메모리 셀에 대한 순서적인 접근을 요구하지 아니하는 메모리 셀의 경우 어떠한 공지기술의 메모리 셀도 본원 발명에서와 같은 연결을 달성 할 수는 없었다.
또한, 상기에서 설명된 바람직한 실시 예는 DRAM과 같은 메모리 회로의 구성을 제공하며, 이와 같은 메모리 회로는 절연체 상에 있는 반도체 레이어 내에서 수직으로 형성된 전계 효과 트랜지스터를 가지는 다수의 메모리 셀로 되어있다. 이 같은 실시 예에서 다수의 메모리 셀 커패시터는 절연체 상에 있는 반도체 레이어 바깥쪽에 있게 된다.
상기에서 설명된 선호되는 실시 예에 따라, 메모리 어레이는 두개 이상의 메모리 셀로 구성되고, 이들 메모리 셀들은 드레인 영역들이 서로 연결되고 한 메모리 셀의 하나 이상의 워드 라인 아래에서 뻗어 있도록 된다.
본 발명의 또 다른 선호되는 실시 예에 따라, 메모리 셀들로 이루어진 메모리 어레이에서, 상기 어레이 내의 다수의 워드라인들이 절연 기판상의 반도체 레이어 내에서 이들 레이어 전체를 통하여 형성된다. 또한, 상기에서 설명된 실시 예에 따르는 메모리 셀은 DRAM 어레이의 제조를 가능하게 하며, 각각의 메모리 셀은 6f2 보다 작은 표면영역을 차지하는데, 여기서 "f"는 에레이를 제조함에 있어서 최소 사진 석판 특징 크기(minimum photolithographic feature dimension)이다. 따라서, 6f2는 일련의 워드라인에 직각으로 뻗어 있는 상기 셀들의 라인을 따라 순서적인 접근을 요구하지 아니하는 단일 DRAM 메모리 셀에 대한 최소의 실제적인 하한으로 이해될 수 있다.
특히, 상기에서 설명된 실시 예는, 2f×(2f+f/N)와 같거나 보다 더 작은 표면 영역을 각각 차지하는 어레이의 일부분 내에 다수의 개별 메모리 셀들을 만드는 것이 가능하게하며, 여기서 "N"은 특정 부분이나 라인 내에서 단일 비트 라인 접촉 당 메모리 셀의 수이다. 따라서, " f"의 값이 보다 작아질수록, N"의 값은 보다 커지며, 주어진 한 DRAM 메모리 셀에 대하여 차지하는 영역이 더 작아진다. 예를 들면, N=8일 때, 근사하는 개별 메모리 셀 크기는 4.25f2 으로 줄어들 수 있다.
DRAM 이나 다른 메모리 회로에 관계없이, 상기에서 설명된 예는 트랜지스터 게이트 어레이의 준비를 또한 가능하게 할 수 있는데, 상기 어레이의 게이트 라인에는 절연체 상에 있는 반도체 내에서, 그리고 선호하기는 이러한 반도체 전체를 관통하여, 게이트 라인들이 상기 레이어 내에서 서로에 대하여 실질적으로 평행하게 뻗어 있다. 예로써 주어진 DRAM 회로에서 상기에서 설명된 것처럼, 예로써 주어진 실시 예에서의 게이트의 상기 어레이는 절연 기판상의 반도체 레이어를 관통하여 전 길이에서 연장되어 뻗지는 아니한다.

Claims (29)

  1. 절연체 레이어(insulator layer)(14) ;
    절연체 레이어의 위에 있는 반도체 재 레이어(semiconductor material layer)(16);
    반도체 재 레이어 내에 제공되는 트랜지스터 게이트(transistor gate)(30);
    트랜지스터 게이트에 대하여 동작이 가능할 정도로 가깝게 반도체 재 레이어 내에 제공되는 외측 융기 소스/드레인 확산 영역(outer elevation source/drain region)과 내측 융기 확산 영역(inner elevation source/drain region)(35,38);
    상기 확산 영역의 하나와 전기적으로 연결되며 확산영역 위에 제공되는 제 1 전기 접촉(44); 그리고
    확산 영역의 다른 하나와 전기적으로 연결되며 확산영역 위에 제공되는 제 2 전기 접촉(45)을 포함하며, 상기 제 1 전기 접촉 및 제 2 전기 접촉이 상기 확산 영역으로부터 같은 방향으로 멀어지도록 구성됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  2. 제 1 항에 있어서, 트랜지스터 게이트는 반도체 재 레이어를 완전히 관통하여 공급되는 것임을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  3. 제 1 항에 있어서, 게이트로의 전압 적용이 있게 되면 소스/드레인 확산 영역에서 전기장이 발생되도록, 트랜지스터 게이트(transistor gate)가 소스/드레인 확산 영역 중 한 영역 적어도 일부분으로 연장됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  4. 제 1 항에 있어서, 게이트로의 전압 적용이 있게 되면 소스/드레인 확산 영역에서 전기장이 발생되도록, 트랜지스터 게이트(transistor gate)가 두 소스/드레인 확산 영역 적어도 일부분으로 연장됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  5. 제 1 항에 있어서, 게이트로의 전압 적용이 있게 되면 소스/드레인 확산 영역에서 전기장이 발생되도록, 트랜지스터 게이트(transistor gate)가 소스/드레인 확산 영역 중 한 영역 전 길이에 걸쳐 연장됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  6. 제 1 항에 있어서, 게이트로의 전압 적용이 있게 되면 소스/드레인 확산 영역에서 전기장이 발생되도록, 트랜지스터 게이트(transistor gate)가 두 소스/드레인 확산 영역(35,38) 전 길이에 걸쳐 연장됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  7. 제 1 항에 있어서, 상기 트랜지스터 게이트(transistor gate)는 서로 마주보고 있는 측면이 있는 가늘고 긴 전도선(게이트 라인)이며, 상기 제 1 전기 접촉 및 제 2 전기 접촉이 상기 게이트 라인 한 측면에 평행한 한 평면(50) 내에 있게 됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  8. 제 1 항에 있어서, 트랜지스터 게이트(transistor gate)는 서로 마주보고 있는 측면이 있는 가늘고 긴 전도선(게이트 라인)이며, 제 1 전기 접촉(44) 및 제 2 전기 접촉(45)이 상기 게이트 라인 한 측면에서 게이트 라인(gate line)에 실질적으로 직각으로 뻗어 있는 평면 내에 놓이게 됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  9. 절연체 레이어(insulator layer)(14);
    절연체 레이어의 위에 있는 반도체 재 레이어(semiconductor material layer)(16);
    반도체 재 레이어내에 제공되는 소스 영역, 드레인 영역, 그리고 그 사이의 채널 영역(channel region)(37);
    게이트로의 전압 적용이 있게 되면 채널 영역에서 전기장이 발생되도록, 상기 채널 영역을 따라 반도체 재 레이어에 인접하여 동작할 수 있도록 위치하며, 상기 게이트로의 전압 적용이 있는 때 전장을 발생시키도록 소스와 드레인 영역 중 적어도 한 영역 일부를 따라 연장돠는 트랜지스터 게이트(transistor gate);
    소스와 드레인 영역 위에 있는, 그리고 유전체 외측 표면을 가지는 유전체 레이어(43);
    상기 유전체 외측 표면과 소스 및 드레인 영역 각각의 영역 사이에서 연장되는 상기 유전체 층내 한 쌍의 접촉 오픈닝(44, 45); 그리고
    상기 접촉 오픈닝 각각 내에 배치되며, 소스와 드레인 영역 각각의 하나와 전기적으로 통하고, 그리고 상기 유전체 외측 표면과 인접하여 배치되는 전기적 접촉을 만드는 전도 재로 구성됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  10. 제 9 항에 있어서, 상기 트랜지스터 게이트(transistor gate)가 상기 소스/드레인 확산 영역 모두의 일부를 따라 연장됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  11. 제 9 항에 있어서, 상기 트랜지스터 게이트(transistor gate)가 상기 소스/드레인 확산 영역중 적어도 한 영역 전부를 따라 연장됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  12. 제 9 항에 있어서, 상기 트랜지스터 게이트(transistor gate)가 상기 두 소스/드레인 확산 영역 전부를 따라 연장됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  13. 제 9 항에 있어서, 트랜지스터 게이트는 절연체 레이어 위에 있는 반도체를 관통하여, 즉 전장을 따라 제공됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  14. 절연체 레이어(insulator layer)(14) ;
    절연체 레이어의 위에 있는 반도체 재 레이어(semiconductor material layer)(16) ;
    반도체 재 레이어 내에 제공되는 두 개의 일정한 간격을 유지하는 소스/드레인 확산 영역(source/drain diffusion region)(35, 38);
    반도체 재 레이어 내에 동작할 수 있도록 상기 확산 영역에 인접하여 위치하며, 두 개의 일정한 간격을 유지하는 상기 소스/드레인 확산 영역 사이에 제공되는, 마주보고 있는 측면을 갖는 가늘고 긴 전도성이 있는 라인 형태의 트랜지스터 게이트(transistor gate)(30) ;그리고
    상기 두 개의 확산 영역에 접하여 있는 제 1 전기적 접촉 과 제 2 전기적 접촉(44, 45)으로서, 상기 제 1 및 제 2 전기적 접촉이 일 측면에서 상기 게이트 라인 한 측면에 평행한 한 평면(50) 내에 있게 되며, 상기 제 1 및 제 2 전기적 접촉이 상기 트랜지스터 게이트에 측면 상으로 인접하여 배치된 일부분을 가지며, 상기 제 1 및 제 2 전기적 접촉(44, 45)이 각각의 확산 영역(35,38)으로부터 공통방향으로 연장됨을 됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  15. 절연체 레이어(insulator layer)(14) ;
    절연체 레이어의 위에 있는 반도체 재 레이어(semiconductor material layer)(16);
    반도체 재 레이어내에 제공되는 두 개의 일정한 간격을 유지하는 소스/드레인 확산 영역(source/drain diffusion region)(35,38) ;
    반도체 재 레이어 내에 동작할 수 있도록 상기 확산 영역에 인접하여 위치하며, 두 개의 일정한 간격을 유지하는 상기 소스/드레인 확산 영역 사이에 제공되는, 마주보고 있는 측면을 갖는 가늘고 긴 전도성이 있는 라인 형태의 트랜지스터 게이트(transistor gate)(30) ;그리고
    상기 두 개의 확산 영역에 접하여 있는 제 1 전기적 접촉 과 제 2 전기적 접촉(44, 45)으로서, 상기 제 1 및 제 2 전기적 접촉이 게이트 라인의 일 측면에서 상기 게이트 라인에 수직인 평면 내에 있게 됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터(semiconductor-on-insulator transistor).
  16. 절연체 레이어(insulator layer)(58);
    상기 절연체 레이어 위에 있으며, 평면 외측 표면과 평면 내측 표면을 갖는 반도체 재 레이어(60);
    상기 반도체 레이어(60)내에 제공되며, 상기 평면 반도체 재 레이어 외측 표면으로부터 반도체 재 레이어로 연장되나, 반도체 재 내측표면으로는 연장되지 않는 게이트 라인 어레이(65a, 65b, 65c); 그리고
    상기 게이트에 연결된 소스 영역(70), 드레인 영역(64), 그리고 채널 영역(71)으로서, 적어도 상기 채널 영역이 상기 게이트가 수용되는 반도체 재 레이어내에 수용되며, 상기 소스영역과 드레인 영역중 한 영역이 외측 또는 내측 표면중 한 표면 일부를 차지하고, 상기 소스영역과 드레인 영역중 다른 한 영역이 외측 또는 내측 표면중 다른 한 표면 일부를 차지하도록 되는 상기 영역들, 그리고
    상기 반도체 재 외측 및 내측 표면 일부 각각과 전기적으로 통하는 게이트 각각에 대한 한 쌍의 소스/드레인 전극으로서, 상기 외측 및 내측 표면으로부터 공통의 방향으로 멀어지는 소스/드레인 전극을 포함함을 특징으로 하는 트랜지스터 게이트 어레이(transistor gate array).
  17. 제 16 항에 있어서, 상기 소스 및 드레인 영역이 상기 반도체 재 레이어내에 수용됨을 특징으로 하는 트랜지스터 게이트 어레이(transistor gate array).
  18. 절연체 레이어(insulator layer)(58);
    상기 절연체 레이어 위에 있으며, 한 외측 표면을 갖는 반도체 재 레이어(60);
    상기 반도체 레이어(60)내에 제공되며, 상기 반도체 재 레이어를 완전히 관통하여서는 연장되지 않으며, 상기 반도체 재 외측 표면 이상으로는 연장되지 않는 게이트 라인 어레이(65a, 65b, 65c); 그리고
    상기 게이트에 연결된 소스 영역(70), 드레인 영역(64), 그리고 채널 영역(71)으로서, 적어도 상기 채널 영역이 상기 게이트가 수용되는 반도체 재 레이어내에 수용되는 상기 영역들, 그리고
    상기 게이트 각각에 대한 한 쌍의 소스/드레인 전극으로서, 상기 소스/드레인 영역 각각에 연결되는 전극을 포함함을 특징으로 하는 트랜지스터 게이트 어레이(transistor gate array).
  19. 제 18 항에 있어서, 상기 소스 및 드레인 영역이 상기 반도체 재 레이어내에 수용됨을 특징으로 하는 트랜지스터 게이트 어레이(transistor gate array).
  20. 서브스트레이트(기판)상에 반도체 재 레이어(16)를 형성하는 단계;
    상기 반도체 재 레이어 내에 측벽(25)이 있는 트랜지스터 게이트 라인 오프닝(transistor gate line opening)(24)을 만드는 단계 ;
    게이트 라인 오프닝 측벽의 위에 게이트 유전체 레이어(26)를 형성하는 단계 ;
    게이트 유전체 레이어를 형성한 후에 전기적 전도성 재(28)로 트랜지스터 게이트 라인 오프닝을 채우는 단계;
    반도체 재 레이어 내에 트랜지스터 게이트 라인 오프닝에 동작할 수 있도록 인접하게 채널 영역(39)을 제공하는 단계 ;그리고
    트랜지스터 게이트 라인 오픈닝(24)을 채운 후에, 채널 영역에 동작이 발생할 수 있을 만큼 가깝게 소스/드레인 영역 쌍(35, 38)을 형성하는 단계를 포함함을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  21. 제 20 항에 있어서, 상기 소스/드레인 영역 쌍이 반도체 재 레이어 내에 제공됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  22. 제 20 항에 있어서, 상기 반도체 재 레이어 내의 두 개의 서로 다른 높이로 전도도 강화 불순물(conductivity enhancing impurity)의 이온 주입에 의하여, 상기 소스/드레인 영역 쌍이 반도체 재 레이어 내에 제공됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  23. 제 20 항에 있어서, 두개의 각기 다른 마스킹(masking)(34, 36)단계를 사용하여 전도도 강화 불순물(conductivity enhancing impurity)의 이온 주입에 의하여, 상기 소스/드레인 영역 쌍이 반도체 재 레이어 내에 제공됨을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  24. 제 20 항에 있어서, 상기 게이트 라인 오프닝이 상기 반도체 재 레이어를 완전히 관통하여 제공되는 것임을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  25. 제 20 항에 있어서, 상기 게이트 라인 오프닝이 상기 반도체 재 레이어를 부분적으로 관통하여 제공되는 것임을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  26. 제 20 항에 있어서, 상기 소스/드레인 영역의 쌍이 상기 반도체 재 레이어 내에 공급되며, 상기 게이트 라인 오프닝은 상기 반도체 재 레이어를 완전히 관통하여 제공되는 것임을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  27. 제 20 항에 있어서, 상기 소스/드레인 영역의 쌍이 상기 반도체 재 레이어 내에 제공되며, 상기 게이트 라인 오프닝은 상기 반도체 재 레이어를 부분적으로 관통하여 제공되는 것임을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  28. 제 20 항에 있어서, 상기 소스/드레인 영역의 쌍이 상기 반도체 재 레이어 내에 제공되며, 상기 소스/드레인 확산 영역중 한 영역은 외측 영역이고, 상기 소스/드레인 확산 영역중 다른 한 영역은 내측 영역이며,
    상기 반도체 레이어를 마스킹된 부분과 마스킹 되지 않은 부분으로 구분하도록 상기 반도체 레이어를 마스킹(masking)하는 단계; 그리고
    상기 반도체 재 레이어의 마스킹되지 않은 부분으로 이온 주입시키어상기 반도체 재 레이어를 관통하여 상기 내측 확산 영역으로 전기적으로 전도성이 있는 플러그 접촉(electrically conductive plug contact)을 형성하도록 하는 단계를 더욱 더 포함함을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
  29. 제 20 항에 있어서, 상기 트랜지스터 게이트 라인 오프닝(transistor gate line opening)(24)을 제공하기 전에 상기 반도체 레이어 바깥쪽으로 에칭 정지 레이어(etch stop layer)(22)를 제공함을 더욱더 포함함을 특징으로 하는 절연 기판상의 반도체 트랜지스터 형성 방법.
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