KR19990057793A - 낮은 비트라인 커패시턴스를 갖는 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 비트라인의 접합 커패시턴스를 크게 감소시켜 비트라인의 전기 전도도를 향상시킨 반도체소자 및 그 제조방법을 제공하고자하는 것으로, 이를 위해 본 발명의 반도체 소자는, 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막, 및 활성영역을 제공하는 제2실리콘층을 갖는 SOI 기판; 상기 제2실리콘층의 활성 영역내에는 상기 매몰산화막과 떨어져 형성된 트랜지스터의 소스/드레인 접합; 비트라인의 접합 커패시턴스를 감소시키기 위하여 비트라인이 콘택되는 상기 소스 또는 드레인중 어느한 접합과 상기 매몰산화막 사이에서 상기 매몰산화막과 맞닿아 형성된 고농도 불순물 도핑영역을 포함하여 이루어진다.

Description

낮은 비트라인 커패시턴스를 갖는 반도체소자 및 그 제조방법
본 발명은 낮은 접합 커패시턴스를 갖는 반도체소자 및 그 제조방법에 관한 것으로, 특히 SOI(Silicon On Insulator) 기판을 사용한 반도체소자에서 비트라인(Bit Line)의 접합 커패시턴스(Junction Capacitance)를 감소시키기 위한 소자 및 그 제조 방법에 관한 것이다.
도 1은 실리콘 기판(Si-Substrate)상에 구현된 종래의 DRAM 셀 구조를 나타내는 단면도로서, 도면에 도시된 바와 같이, 종래의 DRAM은 소자분리절연막(2)이 형성된 실리콘 기판(1) 상에 게이트(3) 및 소스/드레인 접합(9)으로 이루어진 모스트랜지스터가 형성되고, 소스(또는 드레인) 접합에 비트라인(4)이 콘택되며, 그 상부로 드레인(또는 소스) 접합에는 스토리지노드(6), 유전막(7) 및 플레이트노드(8)로 이루어지는 커패시터가 형성된다. 그리고, 게이트(3), 비트라인(4) 및 커패시터를 각각 절연시키기 위하여 층간절연막(5)을 갖는다.
이와 같은 구조에서, 비트라인 커패시턴스는 주로 비트라인 콘택 접합 커패시턴스(Bit Line Contact Junction Capacitance), 비트라인(4)과 게이트(워드라인)(3)사이의 커패시턴스, 그리고 비트라인(4)과 플레이트노드(8)사이의 커패시턴스로 구성되게 되는데, 비트라인 커패시턴스에서 비트라인 콘택 접합 커패시턴스가 가장 큰 비중을 차지하고 있다.
한편, 소자의 동작 속도는 비트라인(4)의 저항 및 커패시턴스에 의해 크게 좌우되는데, 비트라인(4)의 저항을 낮추기 위해서는 비트라인을 폴리실리콘에서 폴리사이드(polycide)로 변화시켜 사용하는 등 여러 방법이 시도되고 있다.
그러나, 일반적인 실리콘 기판(1)에 만든 DRAM셀의 비트라인(4) 커패시턴스를 감소시키는 것이 어렵다는 단점이 되고 있다.
본 발명은 비트라인의 접합 커패시턴스를 크게 감소시켜 비트라인의 전기 전도도를 향상시킨 반도체소자 및 그 제조방법을 제공함을 그 목적으로 한다.
도 1은 실리콘 기판 상에 구현된 종래의 DRAM 셀 구조를 나타내는 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 DRAM 제조 공정.
*도면의 주요부분에 대한 부호의 설명
101 : 제1실리콘층 102 : 매몰 산화막
103 : 제2실리콘층 104 : 소자분리절연막
105 : 게이트전극 106 : 소스/드레인 접합
107 : 층간절연막 108 : 고농도 불순물 도핑 영역
109 : 비트라인
상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막, 및 활성영역을 제공하는 제2실리콘층을 갖는 SOI 기판; 상기 제2실리콘층의 활성 영역내에는 상기 매몰산화막과 떨어져 형성된 트랜지스터의 소스/드레인 접합; 비트라인의 접합 커패시턴스를 감소시키기 위하여 비트라인이 콘택되는 상기 소스 또는 드레인중 어느한 접합과 상기 매몰산화막 사이에서 상기 매몰산화막과 맞닿아 형성된 고농도 불순물 도핑영역을 포함하여 이루어진다.
또한, 본 발명의 반도체소자 제조방법은, 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막 및 활성영역을 제공하는 제2실리콘층으로 이루어진 SOI 기판을 준비하는 단계; 상기 제2실리콘층 상에 게이트전극을 형성하고 상기 게이트전극을 마스크로하여 상기 제2실리콘층 내에 불순물을 이온주입하는 것에 의해 소스/드레인 접합을 형성하되 상기 소스/드레인 접합이 상기 매몰산화막과 떨어지도록 형성하는 단계; 전체구조상부에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 식각하여 비트라인이 콘택될 상기 소스 또는 드레인중 어느한 접합을 노출시키는 단계; 고농도 불순물을 전면 이온주입하여 상기 노출된 접합 아래에서 상기 매몰산화막과 맞닿는 고농도 불순물 도핑 영역을 형성하는 단계; 및 상기 접합에 비트라인을 콘택시키는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.
도 2b는 본 발명의 특징적인 구조를 나타내는 DRAM의 일부 단면도로서, 도 2b를 참조하면, 본 발명의 일실시예에 따른 DRAM은 지지 기판 역할을 하는 제1실리콘층(101), 매몰 산화막(102), 및 활성영역을 제공하는 제2실리콘층(103)으로 이루어진 SOI 기판 상에 소자가 형성된다. 제2실리콘층(103)의 활성 영역내에는 매몰산화막(102)과 떨어져 형성된 트랜지스터의 소스/드레인 접합(106)이 형성되며, 비트라인(109)이 콘택되는 소스(또는 드레인) 접합(106)과 매몰산화막(102) 사이에는 비트라인의 접합 커패시턴스를 감소시키기 위한 고농도 불순물 도핑영역(108)이 선택적으로 형성되어 있다. 이 고농도 불순물 도핑영역(108)은 비트라인의 접합 커패시턴스를 감소시키게 되는데, 이는 접합 면적(Junction Area)이 매몰산화막(102)과 만나는 아래부분은 접합 커패시턴스에서 제외되므로 접촉면적이 줄어드는 효과를 가져오기 때문이다. 그리고, 상기 소스/드레인 접합과 상기 고농도 불순물 도핑영역은 동일한 도전형의 N 또는 P형 불순물 갖는다. 미설명 도면부호는 이후의 제조 공정에서 설명될 것이다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 DRAM 제조 공정도로서, 도 2a를 참조하면, 먼저 지지 기판 역할을 하는 제1실리콘층(101), 매몰 산화막(102), 및 활성영역을 제공하는 제2실리콘층(103)으로 이루어진 SOI 기판 상에 소자분리절연막(104)을 형성하는데, 소자분리절연막(104)은 매몰산화막(102)과 닿지 않도록 형성한다. 이어서, 게이트전극(워드라인)(105)을 형성하고 소스/드레인 접합(106)을 형성한다. 이때 소스/드레인 접합(106) 역시 매몰 산화막(102)과 닿지 않도록 한다.
이어서, 도 2b를 참조하면, 게이트전극(105)과 이후에 형성될 비트라인을 격리시키기 위해서 층간절연막(107)을 형성하고, 비트라인 콘택홀을 형성한 다음 마스크 없이 높은 도즈(Dose)와 높은 에너지(Energy)의 고농도 불순물 이온을 주입하여 기형성된 비트라인 콘택홀 하부의 소스(또는 드레인) 접합(106) 아래에 그리고 매몰산화막(102)과 만나도록 불순물 도핑 영역(108)을 형성한다. 그리고, 비트라인(109)을 콘택시킨다.
이로써, 비트라인의 접합 커패시턴스는 감소되는데, 이는 접합 면적(Junction Area)이 매몰산화막과 만나는 아래부분은 접합 커패시턴스에서 제외되므로 접촉면적이 줄어드는 효과를 가져오기 때문이다.
이어서, 도 2c는 다시 층간절연막(110)을 형성하고, 스토리지노드(111), 유전막(112), 및 플레이트노드(113)로 구성된 셀 커패시터(capacitor)를 형성한 상태를 나타낸다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 비트라인 콘택 접합(소스 또는 드레인) 아래에 매몰산화막과 맞닿는 고농도 불순물 도핑영역을 더 포함하므로써, 종래의 비트라인 접합 커패시턴스보다 낮은 비트라인 접합 커패시턴스를 얻을 수 있으므로 소자의 동작 속도를 증가시키는 이점이 있다.

Claims (4)

  1. 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막, 및 활성영역을 제공하는 제2실리콘층을 갖는 SOI 기판;
    상기 제2실리콘층의 활성 영역내에는 상기 매몰산화막과 떨어져 형성된 트랜지스터의 소스/드레인 접합;
    비트라인의 접합 커패시턴스를 감소시키기 위하여 비트라인이 콘택되는 상기 소스 또는 드레인중 어느한 접합과 상기 매몰산화막 사이에서 상기 매몰산화막과 맞닿아 형성된 고농도 불순물 도핑영역
    을 포함하여 이루어진 반도체소자.
  2. 제1항에 있어서,
    상기 소스/드레인 접합과 상기 고농도 불순물 도핑영역은 동일한 도전형의 불순물을 갖는 반도체소자.
  3. 지지 기판 역할을 하는 제1실리콘층, 매몰 산화막 및 활성영역을 제공하는 제2실리콘층으로 이루어진 SOI 기판을 준비하는 단계;
    상기 제2실리콘층 상에 게이트전극을 형성하고 상기 게이트전극을 마스크로하여 상기 제2실리콘층 내에 불순물을 이온주입하는 것에 의해 소스/드레인 접합을 형성하되 상기 소스/드레인 접합이 상기 매몰산화막과 떨어지도록 형성하는 단계;
    전체구조상부에 층간절연막을 형성하고 상기 층간절연막을 선택적으로 식각하여 비트라인이 콘택될 상기 소스 또는 드레인중 어느한 접합을 노출시키는 단계;
    고농도 불순물을 전면 이온주입하여 상기 노출된 접합 아래에서 상기 매몰산화막과 맞닿는 고농도 불순물 도핑 영역을 형성하는 단계; 및
    상기 접합에 비트라인을 콘택시키는 단계
    를 포함하여 이루어진 반도체소자 제조방법.
  4. 제3항에 있어서,
    상기 소스/드레인 접합과 상기 고농도 불순물 도핑영역은 동일한 도전형의 불순물로 이루어진 반도체소자 제조방법.
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