KR100220937B1 - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 게이트전극과 소오스/드레인 영역등을 구비하는 MOS FET를 형성하고, 비트선 콘택홀 형성 후, 상기 비트선 콘택홀을 통하여 노출되어 있는 소오스/드레인 영역의 접합 경계면에 상기 소오스/드레인 영역과는 반대 도전형의 불순물 영역을 형성하여 급격한 불순물 농도 변화를 가지던 것을 완만한 이온 변화 분포를 갖도록 하였으므로, 접합 경계면의 공핍 영역의 너비를 증가시켜 인접한 MOS FET의 동작에 영향을 주지 않은 상태에서 비트선 기생 캐패시턴스를 감소시켜 소자 동작의 신뢰성이 향상되고, 소자의 고집적화에 유리하다.

Description

반도체소자의 제조방법
제1도는 종래 반도체소자의 단위셀의 회로도.
제2(a)도는 본 발명에 다른 반도체소자 단위셀의 단면도.
제2(b)도 및 제2(c)도는 본 발명에 따른 반도소자 단위셀의 이온 주입 전후의 접합 경계면의 불순물 농도 분포도.
제3(a)도 내지 제3(c)도는 본 발명에 따른 반도체소자의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산하막
3 : 게이트전극 4 : 스페이서
5 : 소오스/드레인 영역 5A : 저농도 불순물 영역
5B : 고농도 불순물 영역 7 : 층간절연막
7A : 제1층간절연막 7B : 제2층간절연막
8 : 비트선 9 : 불순물 영역
10 : 전하저장전극 11 : 비트선용 콘택홀
12 : 전하저장전극용 콘택홀
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다이나믹랜덤 억세스 메모리(DRAM) 셀의 비트선에 연결되는 접합의 접합 정전용량(junction capacitacne)을 감소시켜 메모리 셀의 비트선의 정전용량(bit line capacitance)의 스토리지 정전용량(storage capacitance)에 대한 비를 감소시켜 소자의 고집적화에 유리하고 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체의 제조방법에 관한 것이다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널폭을 조정한다. 가장 널리 쓰이는 MOSFET는 게이트전극을 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인전극은 반도체기판상에 불순물이 도핑된 확산영역이 사용된다.
제1도는 종래 반도체소자의 단위셀의 회로도로서, MOS FET와 워드선(WL)과 비트선(BL) 및 상기 MOS FET와 연결되는 캐패시턴스(Cs)로 구성되는 단위셀에서 상기 비트선(BL)에는 비트선 기생 캐패시턴스(Cb)가 존재한다.
상기와 같이 하나의 MOS FET와 캐패시터 하나로 이루어진 단위셀에서 메모리 셀의 내용을 저장하는 데 쓰이는 캐패시턴스(Cs)의 크기는 한정되어 있으나, 비트선에 걸리는 기생 캐피시턴스(Cb)는 크게 증가하는 추세에 있다. 상기 Cb/Cs의 증가는 메모리 셀을 읽는 과정에서 전하 배분(charge sharing) 효과에 의해 효율적으로 메모리 셀의 내용을 감지 증폭하기가 어려워 오동작의 요인이 되어 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
상기 비트선 기생 캐패시턴스에 영향을 주는 요인은, 첫째, 비트선 하나에 연결되는 메모리 셀의 수에 비례하여 커지고, 둘째, 셀의 MOS FET와 비트선이 연결되는 접합 커패시턴스의 크기에 따라 커지며, 셋째 비트선과 인접하는 워드선이나 전원선(power line)과 같은 도선과의 커플링 커패시턴스(coupling capacitance)에 영향을 받는다.
여기에서 첫 번째 요인인 하나의 비트선에 연결되는 셀의 수는 직접적으로 칩의 크기에 관련되므로 칩의 면적을 줄이기 위하여는 비트 당 셀의 수를 늘여갈 수밖에 없으며, 세 번째 요인인 커플링 문제는 셀의 공정 구조상 피하기가 어렵다.
따라서 본 발명은 상기와 같은 비트선 기생 캐패시턴스에 의한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 비트선 기생 캐패시턴스를 감소시켜 소자의 고집적화에 유리하고, 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 반도체 소자의 제조방법의 특징은, 제1도전형 반도체 기판 상에 게이트 산화막과 게이트전극과 소오스/드레인 영역을 형성하는 공정과, 상기 구조의 전표면에 제1층간절연막을 형성하는 공정과, 상기 소오스/드레인 영역에서 비트선과의 콘택으로 예정되어 있는 부분 상측의 제1층간절연막을 제거하여 비트선 콘택홀을 형성하는 공정과, 상기 비트선 콘택홀에 의해 노출되어 있는 소오스/드레인 영역의 접합 경계면에 상기 소오스/드레인 영역과는 반대 도전형의 제2도전형 불순물 영역을 형성하는 공정과, 상기 비트선용 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 비트선을 형성하는 공정과, 상기 구조의 전표면에 제2층간절연막을 형성하는 공정과, 상기 소오스/드레인 영역에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2 및 제1층간절연막을 순차적으로 식각하여 전하저장전극용 콘택홀을 형성하는 공정과, 상기 전하저장전극용 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 전하저장전극을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
제2(a)도는 본 발명에 따른 반도체소자의 단면도이다.
먼저, 제1도전형, 예를 들어 P형의 반도체 기판(1)에서 채널영역으로 예정되어 있는 부분 양측의 반도체기판(1)에 N형 불순물로된 저농도 및 고농도 확산 영역(5A)(5B)으로 이루어지는 소오스/드레인 영역(5)이 형성되어 있으며, 상기 채널 영역 상부의 반도체기판(1)상에 게이트 산화막(2)과 다결정실리콘층 패턴으로된 게이트전극(3)이 순차적으로 형성되어 있다. 여기서 상기 게이트전극(3)은 상기 저농도 확산 영역(5A)과 중첩되어 있으며, 상기 게이트전극(3)의 측벽에는 산화막 스페이서(4)가 형성되어 있다.
또한 상기 구조의 전표면에는 제1층간절연막(7A)이 형성되어 있으며, 상기 소오스/드레인 영역(5)에서 상측의 비트선과의 콘택으로 예정되어 있는 부분 상측의 제1층간절연막(7A)이 제거되어 비트선용 콘택홀(11)이 형성되어 있고, 상기 비트선 콘택홀(11)을 통하여 소오스/드레인 영역(5)과 접촉되는 비트선(8)이 형성되어 있다. 여기서 상기 비트선과 연결되는 소오스/드레인 영역(5)의 하부에는 소오스/드레인 영역과는 다른 도전형의 불순물로 된 불순물 영역(9)이 형성되어 있어, 접합 경게의 공핍층의 너비를 넓혀 접합 커패시턴스를 현저히 줄일 수 있게 하는 구조를 갖는다.
또한 상기 구조의 전표면에 제2층간절연막(7B)이 형성되어 있으며, 상기 소오스/드레인 영역(5)에서 상측의 전하저장전극과의 콘택으로 예정되어 있는 부분 상측의 제2 및 제1층간절연막(7B),(7A)이 순차적으로 제거되어 전하저장전극용 콘택홀(12)이 형성되어 있고, 상기 전하저장전극용콘택홀(12)을 통하여 소오스/드레인 영역(5)과 접촉되는 전하저장전극(10)이 형성되어 있다.
상기와 같은 본 발명에 따른 반도체소자는 비트선과 접촉되는 접합의 경계면에 반대 도전형의 불순물 영역을 구비하여 원래는 제2(b)도와 같은 급격한 불순물 농도 변화를 가지던 것을 제2(c)도에서와 같은 원만한 이온 변화 분포를 갖도록 하여, 접합 경계면의 공핍 영역의 너비가 늘어나도록 하였다. 상기의 이온 주입을 접합 깊이 부근에 하게 되므로 실재 인접 측면의 트랜지스터의 접합 특성에는 영향을 미치지 않는다.
제3(a)도 내지 제3(g)도는 본 발명에 따른 반도체소자의 제조 공정도이다.
먼저, 제1도전형, 예를 들어 P형 반도체 기판(1)의 상부에 열산화 방법으로 50-500정도 두께의 게이트 산화막(2)을 형성하고, 상기 게이트 산화막(2)상에 다결정실리콘층이나 폴리사이드 패턴으로된 게이트 전극(3)을 형성하고, 상기 게이트전극(3) 양측의 반도체기판(1)과 게이트전극(3)의 측벽에 제2도전형, 예를들어 N형인 P 또는 As 등의 불순물로 된 소오스/드레인 영역(5)과 스페이서(4)를 형성한다. 이때 상기 소오스/드레인 영역(5)은 LDD 구조로서 저농도 불순물영역(5A)과 고농도 불순물 영역(5B)으로 구성되며, 상기 스페이서(4)는 저온 산화막을 1000-2000정도 두께로 전면 도포하고 전면 이방성식각하여 형성한다.
그다음 상기 구조의 전표면에 제1층간절연막(7A)을 형성하고, 상기 소오스/드레인 영역(5)에서 비트선과의 콘택으로 예정되어 있던 부분을 노출시키는 비트선 콘택홀(11)을 형성한다(제3(a)도 참조).
그후, 상기 비트선 콘택홀(11)에 의해 노출되어 있는 소오스/드레인 영역(5)의 접합 경계면에 반대 도전형, 예를들어 P형 불순물을 이온주입하여 불순물 영역(9)을 형성한 후, 상기 비트선용 콘택홀(11)을 통하여 소오스/드레인 영역(5)과 접촉되는 비트선(8)을 형성한다(제3(b)도 참조).
그다음 상기 구조의 전표면에 제2층간절연막(7B)를 형성하고, 상기 소오스/드레인 영역(5)에서 전하저장전극 콘택으로 에정되어 있는 부분상의 제2 및 제1층간절연막(7B),(7A)을 순차적으로 식각하여 전하저장전극용 콘택홀(12)을 형성하고, 전하저장전극용 콘택홀(12)을 통하여 소오스/드레인 영역(5)과 접촉되는 전하저장전극(10)을 형성한다(제3(c)도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자 및 그 제조방법은 게이트전극과 소오스/드레인 영역등을 구비하는 MOS FET를 형성하고, 비트선 콘택홀 형성 후, 상기 비트선 콘택홀을 통하여 노출되어 있는 소오스/드레인 영역의 접합 경계면에 상기 소오스/드레인 영역과는 반대 도전형의 불순물 영역을 형성하여 급격한 불순물 농도 변화를 가지던 것을 완만한 이온 변화 분포를 갖도록 하였으므로, 접합 경계면의 공핍 영역의 너비를 증가시켜 인접한 MOS FET의 동작에 영향을 주지 않은 상태에서 비트선 기생 캐패시턴스를 감소시켜 소자 동작의 신뢰성이 향상되고, 소자의 고집적화에 유리한 이점이 있다.

Claims (4)

  1. 제1도전형 반도체 기판 상에 게이트 산화막과 게이트전극과 소오스/드레인 영역을 형성하는 공정과, 상기 구조의 전표면에 제1층간절연막을 형성하는 공정과, 상기 소오스/드레인 영역에서 비트선과의 콘택으로 예정되어 있는 부분 상측의 제1층간절연막을 제거하여 비트선 콘택홀을 형성하는 공정과, 상기 비트선 콘택홀에 의해 노출되어 있는 소오스/드레인 영역의 접합 경계면에 상기 소오스/드레인 영역과는 반대 도전형인 제2도전형 불순물 영역을 형성하는 공정과, 상기 비트선용 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 비트선을 형성하는 공정과, 상기 구조의 전표면에 제2층간절연막을 형성하는 공정과, 상기 소오스/드레인 영역에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2 및 제1층간절연막을 순차적으로 식각하여 전하저장전극용 콘택홀을 형성하는 공정과, 상기 전하저장전극용 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 전하저장전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2도전형이 각각 반대 도전형이며, P 또는 N형중 어느 하나인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제1항에 있어서, 상기 게이트산화막을 열산화 방법으로 50-500두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제1항에 있어서, 상기 게이트전극의 측벽에 스페이서를 형성하되, 상기 스페이서는 저온 산화막을 1000-2000두께로 전면 도포하고 전면 이방성식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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