JPH09331045A - 半導体メモリデバイスおよびその製造方法 - Google Patents
半導体メモリデバイスおよびその製造方法Info
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- JPH09331045A JPH09331045A JP8356105A JP35610596A JPH09331045A JP H09331045 A JPH09331045 A JP H09331045A JP 8356105 A JP8356105 A JP 8356105A JP 35610596 A JP35610596 A JP 35610596A JP H09331045 A JPH09331045 A JP H09331045A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 ＤＲＡＭの集積密度が増大するほど、ストレ
ージノードの電荷量の大きさが相対的に小さくなり、メ
モリセルの内容を感知増幅するのが困難になるという課
題がある。 【解決手段】 第１伝導型の半導体基板と、該半導体基
板上部に形成されるゲート電極と、該ゲート電極両側に
形成される第２伝導型のソース、ドレイン領域と、前記
ゲート電極を含む基板上部に形成される第１層間の絶縁
膜と、前記ドレイン領域とコンタクトされるように第１
層間の絶縁膜上に形成されるビートラインと、該ビート
ラインを含む第１層間絶縁膜上に形成された第２層間の
絶縁膜と、前記ソース領域とコンタクトされるように第
２層間の絶縁膜上部にストリジノード及び前記ドレイン
領域と基板との接合境界面に形成された第１伝導型の不
純物層を含む半導体メモリデバイスである。
ージノードの電荷量の大きさが相対的に小さくなり、メ
モリセルの内容を感知増幅するのが困難になるという課
題がある。 【解決手段】 第１伝導型の半導体基板と、該半導体基
板上部に形成されるゲート電極と、該ゲート電極両側に
形成される第２伝導型のソース、ドレイン領域と、前記
ゲート電極を含む基板上部に形成される第１層間の絶縁
膜と、前記ドレイン領域とコンタクトされるように第１
層間の絶縁膜上に形成されるビートラインと、該ビート
ラインを含む第１層間絶縁膜上に形成された第２層間の
絶縁膜と、前記ソース領域とコンタクトされるように第
２層間の絶縁膜上部にストリジノード及び前記ドレイン
領域と基板との接合境界面に形成された第１伝導型の不
純物層を含む半導体メモリデバイスである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリデバイ
スおよびその製造方法に関し、より具体的にはＤＲＡＭ
に適用して好適な半導体メモリデバイスおよびその製造
方法に関する。
スおよびその製造方法に関し、より具体的にはＤＲＡＭ
に適用して好適な半導体メモリデバイスおよびその製造
方法に関する。
【０００２】
【従来の技術】最近、コンピュータのような情報機器の
普及は半導体メモリデバイスの需要を増大させている。
特に、大きい記憶容量を有し、早いスピードで動作する
半導体メモリデバイスが大きく要求され、このような要
求は半導体メモリ素子の集積密度、応答および信頼性を
改善させるための技術の発展を追うようになる。
普及は半導体メモリデバイスの需要を増大させている。
特に、大きい記憶容量を有し、早いスピードで動作する
半導体メモリデバイスが大きく要求され、このような要
求は半導体メモリ素子の集積密度、応答および信頼性を
改善させるための技術の発展を追うようになる。
【０００３】従来の半導体メモリデバイスの中でＤＲＡ
Ｍは、任意の情報を入力するかまたは既に記憶されてい
る情報を出力できるメモリとして知られており、一般的
なＤＲＡＭは記憶領域としての多量の情報が記憶された
メモリセルアレイ部分と外部のシグナルを入力するか出
力するための周辺回路部分を含む。
Ｍは、任意の情報を入力するかまたは既に記憶されてい
る情報を出力できるメモリとして知られており、一般的
なＤＲＡＭは記憶領域としての多量の情報が記憶された
メモリセルアレイ部分と外部のシグナルを入力するか出
力するための周辺回路部分を含む。
【０００４】従来のＤＲＡＭセルは図７に示すように、
ゲートがワード線ＷＬと連結され、選択的にオン／オフ
されるモストランジスタＴのオン／オフ動作によってビ
ートラインＢＬを通じて選択的に入力される電荷を充電
または放電する電荷貯蔵用キャパシタＣｓを含む。この
ようなＤＲＡＭでストレージキャパシタの容量を増大さ
せる方法としては、製造工程によって達成できる。始め
としては、キャパシタのストレージノードキャパシタの
面積を広めることであり、２番目としては、ストリジノ
ード電極とセルプレート間の絶縁膜の誘電率を増大させ
る方法がある。しかし、前記の二つの方法は既に限界に
達した。
ゲートがワード線ＷＬと連結され、選択的にオン／オフ
されるモストランジスタＴのオン／オフ動作によってビ
ートラインＢＬを通じて選択的に入力される電荷を充電
または放電する電荷貯蔵用キャパシタＣｓを含む。この
ようなＤＲＡＭでストレージキャパシタの容量を増大さ
せる方法としては、製造工程によって達成できる。始め
としては、キャパシタのストレージノードキャパシタの
面積を広めることであり、２番目としては、ストリジノ
ード電極とセルプレート間の絶縁膜の誘電率を増大させ
る方法がある。しかし、前記の二つの方法は既に限界に
達した。
【０００５】一方、ＤＲＡＭの容量は限定された反面、
ＤＲＡＭでビートラインキャパシタは増大される趨勢で
ある。より具体的としては、ビートラインキャパシタン
スは、一つのビートライン連結されるメモリセルの数に
比例し、メモリセルトランジスタのソース、ドレイン領
域とビートライン間の接合キャパシタに比例し、ビート
ラインと、該ビートラインと交差されるウィードライン
または電源ライン間のカップリングキャパシタンスと比
例する。
ＤＲＡＭでビートラインキャパシタは増大される趨勢で
ある。より具体的としては、ビートラインキャパシタン
スは、一つのビートライン連結されるメモリセルの数に
比例し、メモリセルトランジスタのソース、ドレイン領
域とビートライン間の接合キャパシタに比例し、ビート
ラインと、該ビートラインと交差されるウィードライン
または電源ライン間のカップリングキャパシタンスと比
例する。
【０００６】
【発明が解決しようとする課題】このように、ＤＲＡＭ
の集積密度が増大するほど、ビートラインの寄生キャパ
シタンスＣｈ／ストリジノードキャパシタンスＣｓは増
加し、半導体ディバイスの電荷配分効果（ｃｈａｒｇｅ
ｓｈａｒｉｎｇ ｅｆｆｅｃｔ）によって電荷はＣｂ
とＣｓへ配分される。これによって、ストレージノード
の電荷量の大きさが相対的に小さくなり、メモリセルの
内容を感知増幅するのが困難になるという問題点があ
る。これはＤＲＡＭ素子の誤った動作を誘発してＤＲＡ
Ｍの信頼性を低下させるようになる。
の集積密度が増大するほど、ビートラインの寄生キャパ
シタンスＣｈ／ストリジノードキャパシタンスＣｓは増
加し、半導体ディバイスの電荷配分効果（ｃｈａｒｇｅ
ｓｈａｒｉｎｇ ｅｆｆｅｃｔ）によって電荷はＣｂ
とＣｓへ配分される。これによって、ストレージノード
の電荷量の大きさが相対的に小さくなり、メモリセルの
内容を感知増幅するのが困難になるという問題点があ
る。これはＤＲＡＭ素子の誤った動作を誘発してＤＲＡ
Ｍの信頼性を低下させるようになる。
【０００７】従って、本発明の目的は、ビートラインの
寄生キャパシタスを減少させ、ストレージノードのキャ
パシタスを増加させ、メモリセルの内容を容易に感知、
増幅できる半導体メモリデバイスおよびその製造方法を
提供することにある。
寄生キャパシタスを減少させ、ストレージノードのキャ
パシタスを増加させ、メモリセルの内容を容易に感知、
増幅できる半導体メモリデバイスおよびその製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
る半導体メモリデバイスは、第１伝導型の半導体基板
と、該半導体基板上部に形成されるゲート電極と、該ゲ
ート電極両側に形成される第２伝導型のソース、ドレイ
ン領域と、前記ゲート電極を含む基板上部に形成される
第１層間の絶縁膜と、前記ドレイン領域とコンタクトさ
れるように第１層間の絶縁膜上に形成されるビートライ
ンと、該ビートラインを含む第１層間絶縁膜上に形成さ
れた第２層間の絶縁膜と、前記ソース領域とコンタクト
されるように第２層間の絶縁膜上部にストリジノード及
び前記ドレイン領域と基板との接合境界面に形成された
第１伝導型の不純物層を含むことを特徴とする。
る半導体メモリデバイスは、第１伝導型の半導体基板
と、該半導体基板上部に形成されるゲート電極と、該ゲ
ート電極両側に形成される第２伝導型のソース、ドレイ
ン領域と、前記ゲート電極を含む基板上部に形成される
第１層間の絶縁膜と、前記ドレイン領域とコンタクトさ
れるように第１層間の絶縁膜上に形成されるビートライ
ンと、該ビートラインを含む第１層間絶縁膜上に形成さ
れた第２層間の絶縁膜と、前記ソース領域とコンタクト
されるように第２層間の絶縁膜上部にストリジノード及
び前記ドレイン領域と基板との接合境界面に形成された
第１伝導型の不純物層を含むことを特徴とする。
【０００９】請求項２記載の発明に係る半導体メモリデ
バイスは、第１伝導型がＰ型であり、第２伝導型はＮ型
であることを特徴とする。
バイスは、第１伝導型がＰ型であり、第２伝導型はＮ型
であることを特徴とする。
【００１０】請求項３記載の発明に係る半導体メモリデ
バイスは、第１伝導型がＮ型であり、第２伝導型はＰ型
であることを特徴とする。
バイスは、第１伝導型がＮ型であり、第２伝導型はＰ型
であることを特徴とする。
【００１１】請求項４記載の発明に係る半導体メモリデ
バイスは、第１層間の絶縁膜と第２層間の絶縁膜がＢＰ
ＳＧ膜であることを特徴とする。
バイスは、第１層間の絶縁膜と第２層間の絶縁膜がＢＰ
ＳＧ膜であることを特徴とする。
【００１２】請求項５記載の発明に係る半導体メモリデ
バイスは、第１層間の絶縁膜と第２層間の絶縁膜がＢＰ
ＳＧ膜を含む多層絶縁膜であることを特徴とする。
バイスは、第１層間の絶縁膜と第２層間の絶縁膜がＢＰ
ＳＧ膜を含む多層絶縁膜であることを特徴とする。
【００１３】請求項６記載の発明に係る半導体メモリデ
バイスは、不純物層第１伝導型の不純物がボロンである
ことを特徴とする。
バイスは、不純物層第１伝導型の不純物がボロンである
ことを特徴とする。
【００１４】請求項７記載の発明に係る半導体メモリデ
バイスは、ソース、ドレイン領域がＬＤＤ構造を有する
ことを特徴とする。
バイスは、ソース、ドレイン領域がＬＤＤ構造を有する
ことを特徴とする。
【００１５】請求項８記載の発明に係る半導体メモリデ
バイスの製造方法は、第１伝導型の半導体基板上部にゲ
ート電極を形成する段階と、前記ゲート電極の両側に第
２伝導型のソース、ドレイン領域を形成する段階と、前
記半導体基板上部に第１層間の絶縁膜を形成する段階
と、ドレイン領域が露出されるように第１層間の絶縁膜
を触刻して、第１コンタクトホールを形成する段階と、
露出されたドレイン領域と基板の接合境界面に第１伝導
型の不純物をイオン注入する段階と、前記第１コンタク
トホールを通じて前記ドレイン領域とコンタクトされる
ように第１層間の絶縁膜上にビートラインを形成する段
階と、前記半導体基板上部に第２層間の絶縁膜を形成す
る段階と、前記ソース領域が露出されるように第１およ
び第２間の絶縁膜を触刻して第２コンタクトホールを形
成する段階と、２コンタクトホールを通じて前記ソース
領域とコンタクトされるように第２間の絶縁膜上にスト
リジノードを形成する段階を含むことを特徴とする。
バイスの製造方法は、第１伝導型の半導体基板上部にゲ
ート電極を形成する段階と、前記ゲート電極の両側に第
２伝導型のソース、ドレイン領域を形成する段階と、前
記半導体基板上部に第１層間の絶縁膜を形成する段階
と、ドレイン領域が露出されるように第１層間の絶縁膜
を触刻して、第１コンタクトホールを形成する段階と、
露出されたドレイン領域と基板の接合境界面に第１伝導
型の不純物をイオン注入する段階と、前記第１コンタク
トホールを通じて前記ドレイン領域とコンタクトされる
ように第１層間の絶縁膜上にビートラインを形成する段
階と、前記半導体基板上部に第２層間の絶縁膜を形成す
る段階と、前記ソース領域が露出されるように第１およ
び第２間の絶縁膜を触刻して第２コンタクトホールを形
成する段階と、２コンタクトホールを通じて前記ソース
領域とコンタクトされるように第２間の絶縁膜上にスト
リジノードを形成する段階を含むことを特徴とする。
【００１６】請求項９記載の発明に係る半導体メモリデ
バイスの製造方法は、ゲート電極を形成する段階が、半
導体基板上部にゲート酸化膜を形成する段階と、前記ゲ
ート酸化膜上部にポリシリコン膜を形成する段階と、前
記ポリシリコン膜とゲート酸化膜を所定部分触刻する段
階を含むことを特徴とする。
バイスの製造方法は、ゲート電極を形成する段階が、半
導体基板上部にゲート酸化膜を形成する段階と、前記ゲ
ート酸化膜上部にポリシリコン膜を形成する段階と、前
記ポリシリコン膜とゲート酸化膜を所定部分触刻する段
階を含むことを特徴とする。
【００１７】請求項１０記載の発明に係る半導体メモリ
デバイスの製造方法は、ソース、ドレイン領域を形成す
る段階が、ゲート電極両側に第１伝導型の低濃度不純物
をイオン注入する段階と、前記ゲート電極の両側壁にサ
イドウォールスペースをを形成する段階と、前記基板の
前記ゲートの両側に第２伝導型の高濃度不純物をイオン
注入する段階を含むことを特徴とする。
デバイスの製造方法は、ソース、ドレイン領域を形成す
る段階が、ゲート電極両側に第１伝導型の低濃度不純物
をイオン注入する段階と、前記ゲート電極の両側壁にサ
イドウォールスペースをを形成する段階と、前記基板の
前記ゲートの両側に第２伝導型の高濃度不純物をイオン
注入する段階を含むことを特徴とする。
【００１８】請求項１１記載の発明に係る半導体メモリ
デバイスの製造方法は、第１伝導型がＰ型であり、第２
伝導型がＮ型であることを特徴とする。
デバイスの製造方法は、第１伝導型がＰ型であり、第２
伝導型がＮ型であることを特徴とする。
【００１９】請求項１２記載の発明に係る半導体メモリ
デバイスの製造方法は、第１伝導型はＮ型であり、第２
伝導型はＰ型であることを特徴とする。
デバイスの製造方法は、第１伝導型はＮ型であり、第２
伝導型はＰ型であることを特徴とする。
【００２０】請求項１３記載の発明に係る半導体メモリ
デバイスの製造方法は、ドーピングされたポリシリコン
膜でビートラインを形成することを特徴とする。
デバイスの製造方法は、ドーピングされたポリシリコン
膜でビートラインを形成することを特徴とする。
【００２１】請求項１４記載の発明に係る半導体メモリ
デバイスの製造方法は、第１層間の絶縁膜をＢＰＳＧ膜
で形成することを特徴とする。
デバイスの製造方法は、第１層間の絶縁膜をＢＰＳＧ膜
で形成することを特徴とする。
【００２２】請求項１５記載の発明に係る半導体メモリ
デバイスの製造方法は、第１層間の絶縁膜がＢＰＳＧ膜
を含む多層絶縁膜であることを特徴とする。
デバイスの製造方法は、第１層間の絶縁膜がＢＰＳＧ膜
を含む多層絶縁膜であることを特徴とする。
【００２３】請求項１６記載の発明に係る半導体メモリ
デバイスの製造方法は、基板とドレイン領域の接合境界
面にイオン注入される第１伝導型の不純物がボロンであ
ることを特徴とする。
デバイスの製造方法は、基板とドレイン領域の接合境界
面にイオン注入される第１伝導型の不純物がボロンであ
ることを特徴とする。
【００２４】請求項１７記載の発明に係る半導体メモリ
デバイスの製造方法は、第２層間の絶縁膜をＢＰＳＧ膜
で形成することを特徴とする。
デバイスの製造方法は、第２層間の絶縁膜をＢＰＳＧ膜
で形成することを特徴とする。
【００２５】請求項１８記載の発明に係る半導体メモリ
デバイスの製造方法は、第２層間の絶縁膜がＢＰＳＧ膜
を含む多層絶縁膜であることを特徴とする。
デバイスの製造方法は、第２層間の絶縁膜がＢＰＳＧ膜
を含む多層絶縁膜であることを特徴とする。
【００２６】
【発明の実施の形態】以下、本発明の一実施の形態を説
明する。図１に示すように、本実施の形態ではビートラ
インキャパシタンスを減少させるために、一つのビート
ラインに連結されるメモリセルの数とビートラインとを
交差されるウィードラインまたは電源ラインに発生する
カップリングキャパシタンスはチップの面積に依存する
ので、接合寄生キャパシタを減少させるための構造を有
したＤＲＡＭセルを提案する。
明する。図１に示すように、本実施の形態ではビートラ
インキャパシタンスを減少させるために、一つのビート
ラインに連結されるメモリセルの数とビートラインとを
交差されるウィードラインまたは電源ラインに発生する
カップリングキャパシタンスはチップの面積に依存する
ので、接合寄生キャパシタを減少させるための構造を有
したＤＲＡＭセルを提案する。
【００２７】先ず、第２伝導型、例えばＮ型の低濃度不
純物領域１４Ａ，１４Ｂと高濃度不純物領域１６Ａ，１
６Ｂで構成されるソース／ドレイン領域１７Ａ，１７Ｂ
は、第１伝導型、例えば、Ｐ型の半導体基板１１に一定
距離の間隔をおいて形成されている。ゲート酸化膜１２
およびゲート電極１３は半導体基板１１上部に形成され
ている。この際、ゲート電極１３はソース／ドレイン領
域１７Ａ，１７Ｂ間の半導体基板１１上部に形成されて
おり、サイドウォールスペーサ１５はゲート電極１３両
側に形成されている。前記ドレイン領域１７Ｂが露出さ
れるように第１層間絶縁膜１８は基板上に形成され、ビ
ートライン２０は第１層間絶縁膜１８上に形成され、ド
レイン領域１７Ｂとコンタクトされるようになる。この
ドレイン領域１７Ｂと基板間の界面には第１伝導型の不
純物領域１９が形成されている。第２層間絶縁膜２１は
ビートライン２０が形成された構造物全面に形成されて
おり、ストレージノード２２は第２層間絶縁膜２１上に
形成されて、ソース領域１７Ａとコンタクトされるよう
になる。
純物領域１４Ａ，１４Ｂと高濃度不純物領域１６Ａ，１
６Ｂで構成されるソース／ドレイン領域１７Ａ，１７Ｂ
は、第１伝導型、例えば、Ｐ型の半導体基板１１に一定
距離の間隔をおいて形成されている。ゲート酸化膜１２
およびゲート電極１３は半導体基板１１上部に形成され
ている。この際、ゲート電極１３はソース／ドレイン領
域１７Ａ，１７Ｂ間の半導体基板１１上部に形成されて
おり、サイドウォールスペーサ１５はゲート電極１３両
側に形成されている。前記ドレイン領域１７Ｂが露出さ
れるように第１層間絶縁膜１８は基板上に形成され、ビ
ートライン２０は第１層間絶縁膜１８上に形成され、ド
レイン領域１７Ｂとコンタクトされるようになる。この
ドレイン領域１７Ｂと基板間の界面には第１伝導型の不
純物領域１９が形成されている。第２層間絶縁膜２１は
ビートライン２０が形成された構造物全面に形成されて
おり、ストレージノード２２は第２層間絶縁膜２１上に
形成されて、ソース領域１７Ａとコンタクトされるよう
になる。
【００２８】ドレイン領域１７Ｂと基板の接合境界面に
形成された第１伝導型の不純物領域１９、例えば、ボロ
ン領域は基板とドレイン領域１７Ｂの接合界面のディプ
リション長さ（Ｘｄ）を増大させるようになる。これ
で、ビートラインの接合キャパシタンスを減少させる。
形成された第１伝導型の不純物領域１９、例えば、ボロ
ン領域は基板とドレイン領域１７Ｂの接合界面のディプ
リション長さ（Ｘｄ）を増大させるようになる。これ
で、ビートラインの接合キャパシタンスを減少させる。
【００２９】この際、ドレイン領域１７Ｂと基板間の接
合キャパシタンスＣはＣ＝ｅＡ／Ｘｄ（ここでｅ：誘電
率、Ａ：面積、Ｘｄ：ディプリションの長さ）で表現さ
れる。前記式からドレイン領域と基板間の接合界面から
のディプリションの長さが増大されるほど接合キャパシ
タンスは減少される。
合キャパシタンスＣはＣ＝ｅＡ／Ｘｄ（ここでｅ：誘電
率、Ａ：面積、Ｘｄ：ディプリションの長さ）で表現さ
れる。前記式からドレイン領域と基板間の接合界面から
のディプリションの長さが増大されるほど接合キャパシ
タンスは減少される。
【００３０】図２および図３は、ドレイン領域で、基板
表面から深さに対する不純物濃度を示した特性図であ
り、第１伝導型の不純物が注入される以前には、図２の
ように接合界面から急激な濃度変化でディプリションの
長さ（Ｘｄ）が短い。一方、接合界面に第１伝導型の不
純物がカウンタードーピングされた場合には、図３に示
すように、接合界面での不純物濃度変化が緩慢でジフリ
ションの長さ（Ｘｄ）はイオン注入前に比べて増加され
る。
表面から深さに対する不純物濃度を示した特性図であ
り、第１伝導型の不純物が注入される以前には、図２の
ように接合界面から急激な濃度変化でディプリションの
長さ（Ｘｄ）が短い。一方、接合界面に第１伝導型の不
純物がカウンタードーピングされた場合には、図３に示
すように、接合界面での不純物濃度変化が緩慢でジフリ
ションの長さ（Ｘｄ）はイオン注入前に比べて増加され
る。
【００３１】以下、本実施の形態による半導体メモリデ
ィバイスの製造方法を説明する。先ず、図４を参照し
て、５０乃至１５０Åの厚さを有するゲート酸化膜１２
は第１伝導型例えば、Ｐ型の半導体基板１１上部に熱酸
化方式によって形成される。ポリシリコン膜はゲート酸
化膜１２上部にＣＶＤ方式によって所定厚さに形成され
る。ポリシリコン膜とゲート酸化膜１２はパターニング
され、ゲート電極１３が形成される。
ィバイスの製造方法を説明する。先ず、図４を参照し
て、５０乃至１５０Åの厚さを有するゲート酸化膜１２
は第１伝導型例えば、Ｐ型の半導体基板１１上部に熱酸
化方式によって形成される。ポリシリコン膜はゲート酸
化膜１２上部にＣＶＤ方式によって所定厚さに形成され
る。ポリシリコン膜とゲート酸化膜１２はパターニング
され、ゲート電極１３が形成される。
【００３２】その後に、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｅ
ｐｅｄ ｄｒａｉｎ）構造の接合領域を形成するため
に、第２伝導型例えば、Ｎ型の低濃度不純物がゲート電
極１３両側の半導体基板１１にイオンが注入され、低濃
度不純物層１４Ａ，１４Ｂが形成される。ついで、１０
００乃至２０００オングストロームの厚さを有する酸化
膜が結果物上部に一定厚さで蒸着された後、異方性が触
刻され、サイドウォールスペーサ１５が形成される。第
２伝導型の高濃度不純物はサイドウォールスペーサ１５
両側の半導体基板１１にイオンが注入されて高濃度不純
物領域１６Ａ，１６Ｂが形成される。従って、ＬＤＤ型
のソース／ドレイン領域１７Ａ，１７Ｂが形成される。
ｐｅｄ ｄｒａｉｎ）構造の接合領域を形成するため
に、第２伝導型例えば、Ｎ型の低濃度不純物がゲート電
極１３両側の半導体基板１１にイオンが注入され、低濃
度不純物層１４Ａ，１４Ｂが形成される。ついで、１０
００乃至２０００オングストロームの厚さを有する酸化
膜が結果物上部に一定厚さで蒸着された後、異方性が触
刻され、サイドウォールスペーサ１５が形成される。第
２伝導型の高濃度不純物はサイドウォールスペーサ１５
両側の半導体基板１１にイオンが注入されて高濃度不純
物領域１６Ａ，１６Ｂが形成される。従って、ＬＤＤ型
のソース／ドレイン領域１７Ａ，１７Ｂが形成される。
【００３３】次に図３Ｂを参照して、第１層間絶縁膜１
８は半導体基板上部に所定の厚さで形成される。ここ
で、第１層間絶縁膜１８は平坦化特性を有する膜で、例
えば、ＢＰＳＧまたはＢＰＳＧ等の平坦化膜を含む多層
絶縁膜で形成される。第１層間絶縁膜１８はビートライ
ンとコンタクされるべきドレイン領域１７Ｂが露出され
るように所定部分がエッチングされ、コンタクホールＨ
が形成される。
８は半導体基板上部に所定の厚さで形成される。ここ
で、第１層間絶縁膜１８は平坦化特性を有する膜で、例
えば、ＢＰＳＧまたはＢＰＳＧ等の平坦化膜を含む多層
絶縁膜で形成される。第１層間絶縁膜１８はビートライ
ンとコンタクされるべきドレイン領域１７Ｂが露出され
るように所定部分がエッチングされ、コンタクホールＨ
が形成される。
【００３４】第１伝導型の不純物領域１９は例えば、ボ
ロイオンは基板とドレイン領域の接合界面に配置される
ように所定の深さにイオン注入される。この第１伝導型
の不純物領域１９が形成される。この第１伝導型不純物
領域１９は前記で説明したように、ドレイン領域１７Ｂ
と基板間の接合境界面でのディプリションの長さを増大
させて、接合キャパシタンスを減少させる役目をする。
ロイオンは基板とドレイン領域の接合界面に配置される
ように所定の深さにイオン注入される。この第１伝導型
の不純物領域１９が形成される。この第１伝導型不純物
領域１９は前記で説明したように、ドレイン領域１７Ｂ
と基板間の接合境界面でのディプリションの長さを増大
させて、接合キャパシタンスを減少させる役目をする。
【００３５】図６に示すように、ドレイン領域１７Ｂと
コンタクホールＨを通じて、コンタクされるようにビー
トライン２０でドーピングされたポリシリコンのような
伝導層が第１層間絶縁膜８上に形成される。第２層間絶
縁膜２１は基板１１上部に所定の厚さで形成される。こ
こで、第２層間絶縁膜２１もまた平坦化特性を有する膜
例えば、ＢＰＳＧ膜単一膜またはＢＰＳＧ膜を含む多層
絶縁膜で形成することができる。第２層間絶縁膜２１と
第１層間絶縁膜１８はソース領域１７Ａが露出されるよ
うに触刻されコンタクホールを形成した後、ストレージ
ノード２２はソース領域１７Ａとコンタクトされるよう
に形成される。
コンタクホールＨを通じて、コンタクされるようにビー
トライン２０でドーピングされたポリシリコンのような
伝導層が第１層間絶縁膜８上に形成される。第２層間絶
縁膜２１は基板１１上部に所定の厚さで形成される。こ
こで、第２層間絶縁膜２１もまた平坦化特性を有する膜
例えば、ＢＰＳＧ膜単一膜またはＢＰＳＧ膜を含む多層
絶縁膜で形成することができる。第２層間絶縁膜２１と
第１層間絶縁膜１８はソース領域１７Ａが露出されるよ
うに触刻されコンタクホールを形成した後、ストレージ
ノード２２はソース領域１７Ａとコンタクトされるよう
に形成される。
【００３６】
【発明の効果】以上のように、本発明によればドレイン
領域と基板間の接合界面でのディプリション長さを増大
させることによって、ドレインの接合キャパシタンスが
減少し、例えばＤＲＡＭなどの半導体メモリデバイスの
ビートラインでの寄生キャパシタンスを減少させること
が出来るため、ＤＲＡＭのＣｂ／Ｃｓ比が増大され、誤
動作の発生が防止できる効果がある。
領域と基板間の接合界面でのディプリション長さを増大
させることによって、ドレインの接合キャパシタンスが
減少し、例えばＤＲＡＭなどの半導体メモリデバイスの
ビートラインでの寄生キャパシタンスを減少させること
が出来るため、ＤＲＡＭのＣｂ／Ｃｓ比が増大され、誤
動作の発生が防止できる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態のＤＲＡＭセルの断面図
である。
である。
【図２】本発明の一実施の形態のＤＲＡＭセルを構成す
るＭＯＳトランジスタのドレイン領域の不純物濃度の分
布を示す特性図である。
るＭＯＳトランジスタのドレイン領域の不純物濃度の分
布を示す特性図である。
【図３】本発明の一実施の形態のＤＲＡＭセルを構成す
るＭＯＳトランジスタにおけるドレイン領域にイオン注
入した後の前記ドレイン領域の不純物濃度の分布を示す
特性図である。
るＭＯＳトランジスタにおけるドレイン領域にイオン注
入した後の前記ドレイン領域の不純物濃度の分布を示す
特性図である。
【図４】本発明の一実施の形態のＤＲＡＭセルの製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図５】本発明の一実施の形態のＤＲＡＭセルの製造方
法を説明するための断面図である。
法を説明するための断面図である。
【図６】本発明の一実施の形態ＤＲＡＭセルの製造方法
を説明するための断面図である。
を説明するための断面図である。
【図７】従来の半導体メモリデバイスとしてＤＲＡＭセ
ルを概略的に示した回路図である。
ルを概略的に示した回路図である。
１１：半導体基板 １２：ゲート酸化膜 １３：ゲート電極 １４Ａ、１４Ｂ：低濃度不純物領域 １５：サイドウォールスペーサ １６Ａ，１６Ｂ：高濃度不純物領域 １７Ａ，１７Ｂ：ソース、ドレイン領域 １８：第１層間絶縁膜 １９：第１伝導型不純物層 ２０：ビートライン ２１：第２層間絶縁膜 ２２：ストレージノード
Claims (18)
- 【請求項１】 第１伝導型の半導体基板；半導体基板上
部に形成されるゲート電極；前記ゲート電極両側に形成
される第２伝導型のソース、ドレイン領域；ゲート電極
を含む基板上部に形成される第１層間の絶縁膜；前記ド
レイン領域とコンタクトされるように第１層間の絶縁膜
上に形成されるビートライン；該ビートラインを含む第
１層間絶縁膜上に形成された第２層間の絶縁膜；前記ソ
ース領域とコンタクトされるように第２層間の絶縁膜上
部にストリジノード；及びドレイン領域と基板との接合
境界面に形成された第１伝導型の不純物層を含むことを
特徴とする半導体メモリデバイス。 - 【請求項２】 前記第１伝導型はＰ型であり、第２伝導
型はＮ型であることを特徴とする請求項１記載の半導体
メモリデバイス。 - 【請求項３】 前記第１伝導型はＮ型であり、第２伝導
型はＰ型であることを特徴とする請求項１記載の半導体
メモリデバイス。 - 【請求項４】 前記第１層間の絶縁膜と第２層間の絶縁
膜はＢＰＳＧ膜であることを特徴とする請求項１記載の
半導体メモリデバイス。 - 【請求項５】 前記第１層間の絶縁膜と第２層間の絶縁
膜はＢＰＳＧ膜を含む多層絶縁膜であることを特徴とす
る請求項１記載の半導体メモリデバイス。 - 【請求項６】 前記不純物層第１伝導型の不純物はボロ
ンであることを特徴とする請求項１記載の半導体メモリ
デバイス。 - 【請求項７】 前記ソース、ドレイン領域はＬＤＤ構造
を有することを特徴とする請求項１記載の半導体メモリ
デバイス。 - 【請求項８】 第１伝導型の半導体基板上部にゲート電
極を形成する段階；前記ゲート電極の両側に第２伝導型
のソース、ドレイン領域を形成する段階；前記半導体基
板上部に第１層間の絶縁膜を形成する段階；ドレイン領
域が露出されるように第１層間の絶縁膜を触刻して、第
１コンタクトホールを形成する段階；露出されたドレイ
ン領域と基板の接合境界面に第１伝導型の不純物をイオ
ン注入する段階；前記第１コンタクトホールを通じて前
記ドレイン領域とコンタクトされるように第１層間の絶
縁膜上にビートラインを形成する段階；前記半導体基板
上部に第２層間の絶縁膜を形成する段階；前記ソース領
域が露出されるように第１および第２間の絶縁膜を触刻
して第２コンタクトホールを形成する段階；２コンタク
トホールを通じて前記ソース領域とコンタクトされるよ
うに第２間の絶縁膜上にストリジノードを形成する段階
を含むことを特徴とする半導体メモリデバイスの製造方
法。 - 【請求項９】 前記ゲート電極を形成する段階は、半導
体基板上部にゲート酸化膜を形成する段階；前記ゲート
酸化膜上部にポリシリコン膜を形成する段階；前記ポリ
シリコン膜とゲート酸化膜を所定部分触刻する段階を含
むことを特徴とする請求項８記載の半導体メモリデバイ
スの製造方法。 - 【請求項１０】 前記ソース、ドレイン領域を形成する
段階は、前記基板の前記ゲート電極両側に第１伝導型の
低濃度不純物をイオン注入する段階；前記ゲート電極の
両側壁にサイドウォールスペースをを形成する段階；前
記基板の前記ゲートの両側に第２伝導型の高濃度不純物
をイオン注入する段階を含むことを特徴とする請求項８
記載の半導体メモリデバイスの製造方法。 - 【請求項１１】 前記第１伝導型はＰ型であり、第２伝
導型はＮ型であることを特徴とする請求項８に記載の半
導体メモリデバイスの製造方法。 - 【請求項１２】 前記第１伝導型はＮ型であり、第２伝
導型はＰ型であることを特徴とする請求項８に記載の半
導体メモリデバイスの製造方法。 - 【請求項１３】 前記ビートラインはドーピングされた
ポリシリコン膜で形成することを特徴とする請求項８記
載の半導体メモリデバイスの製造方法。 - 【請求項１４】 前記第１層間の絶縁膜はＢＰＳＧ膜で
形成することを特徴とする請求項８記載の半導体メモリ
デバイスの製造方法。 - 【請求項１５】 前記第１層間の絶縁膜はＢＰＳＧ膜を
含む多層絶縁膜であることを特徴とする請求項８記載の
半導体メモリデバイスの製造方法。 - 【請求項１６】 前記基板とドレイン領域の接合境界面
にイオン注入される第１伝導型の不純物はボロンである
ことを特徴とする請求項８記載の半導体メモリデバイス
の製造方法。 - 【請求項１７】 前記第２層間の絶縁膜はＢＰＳＧ膜で
形成することを特徴とする請求項８記載の半導体メモリ
デバイスの製造方法。 - 【請求項１８】 前記第２層間の絶縁膜はＢＰＳＧ膜を
含む多層絶縁膜であることを特徴とする請求項８記載の
半導体メモリデバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950059653A KR100220937B1 (ko) | 1995-12-27 | 1995-12-27 | 반도체소자의 제조방법 |
| KR1995P59653 | 1995-12-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331045A true JPH09331045A (ja) | 1997-12-22 |
Family
ID=19445304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356105A Pending JPH09331045A (ja) | 1995-12-27 | 1996-12-25 | 半導体メモリデバイスおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09331045A (ja) |
| KR (1) | KR100220937B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122568A (ja) * | 1988-09-15 | 1990-05-10 | Advanced Micro Devices Inc | ゲートのいずれの側にも配置された相対的に高濃度にドープされた接合を有する金属酸化物半導体素子 |
-
1995
- 1995-12-27 KR KR1019950059653A patent/KR100220937B1/ko not_active IP Right Cessation
-
1996
- 1996-12-25 JP JP8356105A patent/JPH09331045A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02122568A (ja) * | 1988-09-15 | 1990-05-10 | Advanced Micro Devices Inc | ゲートのいずれの側にも配置された相対的に高濃度にドープされた接合を有する金属酸化物半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100220937B1 (ko) | 1999-09-15 |
| KR970054434A (ko) | 1997-07-31 |
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