KR970054434A - 반도체소자 및 그 제조방법 - Google Patents

반도체소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 게이트전극과 소오스/드레인 영역등을 구비하는 MOS FET를 형성하고, 비트선 콘택홀 형성 후, 상기 비트선 콘택홀을 통하여 노출되어 있는 소오스/드레인 영역의 접합 경계면에 상기 소오스/드레인 영역과는 반대 도전형의 불순물 영역을 형성하여 급격한 불순물 농도 변화를 가지던 것을 완만한 이온 변화 분포를 갖도록 하였으므로, 접합 경계면의 공핍 영역의 너비를 증가시켜 인접한 MOS FET등 동작에 영향을 주기 않은 상태에서 비트선 기생 캐패시턴스를 감소시켜 소자 동작의 신뢰성이 향상되고, 소저의 고집적화에 유리하다.

Description

반도체 소자 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도는 본 발명에 따른 반도체 소자 단위셀의 단면도.
제2B도는 본 발명에 따른 반도체 소자 단위셀의 이온주입 전후의 접합 경계면의 불순물 농도 분포도.

Claims (7)

  1. 게이트 전극과, 소오스/드레인 영역과, 상기 일측의 소오스/드레인 영역과 접촉되는 비트선과, 상기 타측의 소오스/드레인 영역과 접촉되는 전하저장전극을 구비하는 반도체소자에 있어서, 상기 비트선과 접촉되는 소오스/드레인 영역의 접합 경계 부분에 상기 소오스/드레인 영역과는 반대 도전형의 불순물로된 불순물 영역을 구비하는 반도체 소자.
  2. 제1항에 있어서, 상기 게이트전극의 측벽에 스페이서를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제1항 또는 제2항에 있어서, 상기 소오스/드레인 영역이 LDD구조로 형성되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제1도전형 반도체 기판 상에 게이트 산화막과 게이트전극과 소오스/드레인 영역을 형성하는 공정과, 상기 구조의 전표면에 제1층간 절연막을 형성하는 공정과, 상기 소오스/드레인 영역에서 비트선과의 콘택으로 예정되어 있는 부분 상측의 제1층간 절연막을 제거하여 비트선 콘택홀을 형성하는 공정과, 상기 비트선 콘택홀에 의해 노출되어 있는 소오스/드레인 영역의 접합 경계면에 상기 소오스/드레인 영역과는 반대 도전형의 불순물 영역을 형성하는 공정과, 상기 비트선용 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 비트선을 형성하는 공정과, 상기 구조의 전표면에 제2층간 절연막을 형성하는 공정과, 상기 소오스/드레인 영역에서 전하저장전극 콘택으로 예정되어 있는 부분 상의 제2 및 제1층간 절연막을 순차적으로 식각하여 전하저장전극용 콘택홀을 형성하는 공정과, 상기 전하저장전극용 콘택홀을 통하여 소오스/드레인 영역과 접촉되는 전하저장전극을 형성하는 공정을 구비하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 제1 및 제2도전형이 각각 반대 도전형이며, P 또는 N형 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제4항에 있어서, 상기 게이트 산화막을 열산화 방법으로 50-500A두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제4항에 있어서, 상기 게이트전극의 측벽에 스페이서를 형성하되, 상기 스페이서는 저온 산화막을 1000-2000A 두께로 전면 도포하고 전면 이방성 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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