KR930011223A - 바이씨모스 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
바이씨모스 트렌지스터와 그 제조방법에 관한 것으로서, 바이씨모스 트렌지스터의 정전기 방전을 위한 별도의 웰이나 장치를 구비하지 않고 정전기에 특히 취약한 n모스 트렌지스터의 드레인의 하부 또는 드레인을 감싸도록 형성되어 있는 디프-드레인을 구비하였다. 상기의 디프-드레인은 바이폴라트렌지스터의 콜랙터싱커 제조공정시에 함께 형성하므로 별도의 추가 공정이 없다.
따라서 이 발명은 제조공정중이나 사용시에 바이씨모스 트렌지스터에 정전기가 인가될 경우 n모스 트렌지스터의 게이트절연막이 파괴되기 전에 드레인에서 벌크로의 정전기 방전을 용이하게 하고, 드레인-소오스 접합항복이 일어나도록하여 n모스 트렌지스터의 게이트절연막의 파괴를 방지하여 정전기에 대한 내성을 향상시킬 수 있어 바이씨모스 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한 이 발명은 정진기 방전을 위한 웰이나 장치를 별도로 형성하지 않으므로 별도의 추가공정 없이 모스 트렌지스터의 정전기 방어구조를 형성할 수 있어 바이씨모스 트렌지스터의 구조가 간단하여 반도체 장치의 집적도를 향상시킬 수 있으며, 제조공정이 간단하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 이 발명의 일 실시예에 따른 바이씨모스 트랜지스터의 일부 단면도,
제3도는 이 발명의 다른 실시예에 따른 바이씨모스 트랜지스터의 일부 단면도,
제4(A)∼(H)도는 이 발명의 일실시예에 따른 바이씨모스 트랜지스터의 제조공정도,
Claims (7)
- 반도체 기판내에 제1도전형의 불순물로 형성되어 있는 매몰층과, 상기 매몰층상에 형성되어 있는 에피택셜층과, 상기 에피택셜층에 제1도전형의 불순물로 형성되어 있는 제1도전형 웰과, 상기 에피택셜층의 표면에 형성되어 있는 게이트 절연막과, 상기 게이트 절연막상의 소정 부분에 형성되어 있는 게이트와, 상기 게이트의 측벽에 형성되어 있는 스페이서와, 상기 게이트 일측의 에피택셜층상에 제2도전형의 불순물로 LDD구조로 형성되어 있는 소오스와, 상기 게이트의 타측 에피택셜층상에 제2도전형의 불순물로 LDD 구조로 형성되어 있는 드레인을 구비하는 바이씨모스 트렌지스터에 있어서, 상기 드레인 하부의 에피택셜층에 상기 드레인의 하부와 접하도록 제2도전형의 불순물로 형성되어 있는 디프-드레인을 구비하는 바이씨모스 트렌지스터.
- 반도체 기판에 제1도전형의 불순물로 형성되어 있는 매몰층과, 상기 매몰층상에 형성되어 있는 에피택셜층과, 상기 에피택셜층에 제1도전형의 불순물로 형성되어 있는 제1도전형 웰과, 상기 에피택셜층의 표면에 형성되어 있는 게이트 절연막과, 상기 게이트 절연막상의 소정 부분에 형성되어 있는 게이트와, 상기 게이트의 측벽에 형성되어 있는 스페이서와, 상기 게이트 일측의 에피택셜층상에 제2도전형의 불순물로 LDD구조로 형성되어 있는 소오스와, 상기 게이트의 타측 에피택셜층상에 제2도전형의 불순물로 형성되어 있는 상기 드레인을 구비하는 바이씨모스 트렌지스터에 있어서, 상기 게이트 타측 에피택셜층에 상기 드레인을 감싸도록 제2도전형의 불순물로 형성되어 있는 디프-드레인을 구비하는 바이씨모스 트렌지스터.
- 제2항에 있어서, 상기 드레인상의 게이트 절연막이 다른 부분보다 두껍게 형성되어 있는 바이씨모스 트렌지스터.
- 제1 내지 제2항에 있어서, 상기 제1도전형을 p형으로 하고 제2도전형을 n형으로 하는 바이씨모스 트렌지스터.
- 제1 내지 제2항에 있어서, 상기 디프-드레인이 드레인보다 고농도의 불순물이 도핑되어 있는 바이씨모스 트렌지스터.
- 제1도전형의 반도체 기판의 소정부분에 서로 이격되도록 제2도전형의 불순물로 제1 및 제2매몰층들을 형성하는 공정과, 상기 제1 및 제2매몰층들 사이의 반도체 기판에 제1도전형의 제3매몰층을 형성하는 공정과, 상기 제1매몰층과 제2매몰층 및 제3매몰층의 표면에 에피택셜층을 형성하는 공정과 상기 제1매몰층 및 제3의 매몰층상의 에피택셜층에는 제2도전형의 불순물로 제1웰 및 제2웰을 형성하고 상기 제3매몰층상의 에피택셜층에는 제1도전형의 불순물로 제3웰을 형성하는 공정과, 상기 제1웰과 제2웰 및 제3웰들 사이의 표면과 제2웰 표면의 소정부분에 소자분리를 위한 필드산화막들을 형성하는 공정과, 상기 제2웰의 일측에 제2도전형의 불순물로 콜렉터싱커를 형성하는 공정과, 상기 제1웰 및 제3웰의 소정부분에 게이트 절연막 및 게이트들을 형성하는 공정과, 상기 제3웰상에 형성되어 있는 게이트의 양측에 저농도의 제2도전형 불순물로 LDD 구조를 형성하기 위한 저농도 불순물영역을 형성하는 공정과, 상기 게이트들의 측벽에 스페이서들을 형성하는 공정과, 상기 제1웰과 제2웰의 표면에 제1도전형의 불순물로 소오스 및 드레인과 베이스를 형성하는 공정과, 상기 제3웰의 표면에 제2도전형의 불순물로 소오스 및 드레인을 형성하는 공정과, 상기 베이스의 일측에 제2도전형의 불순물로 에미터영역을 형성하는 공정과, 전술한 구조의 전표면에 제1중간 절연막을 형성한 후 상기 에미터의 소정부분을 노출시킨 후 상기 노출된 에미터상에 다결정실리콘층을 형성하여 에미터 접속층을 형성하는 공정과, 전술한 구조의 전표면에 제2중간절연막과 보호층을 순차척으로 형성한 후 전기적 연결을 위한 접촉구들을 형성하고 금속도전막을 형성하는 공정을 포함하는 바이씨모스 트렌지스터의 제조방법에 있어서, 상기 콜렉터싱커를 형성하는 공정시에 제2도전형의 불순물로 상기 제3웰의 드레인의 하부에 디프-드레인을 형성하는 공정을 구비하는 바이씨모스 트렌지스터의 제조방법.
- 제1도전형의 반도체 기판의 소정부분에 서로 이격되도록 제2도전형의 불순물로 제1 및 제2매몰층들을 형성하는 공정과, 상기 제1 및 제2매몰층들 사이의 반도체 기판에 제1도전형의 제3매몰층을 형성하는 공정과, 상기 제1매몰층과 제2매몰층 및 제3매몰층의 표면에 에피택셜층을 형성하는 공정과, 상기 제1매몰층 및 제2매몰층상의에피택셜층에는 제2도전형의 불순물로 제1웰 및 제2웰을 형성하고 상기 제3매몰층상의 에피택셜층에는 제1도전형의 불순물로 제3웰을 형성하는 공정과, 상기 제1웰과 제2웰 및 제3웰들 사이의 표면과 제2웰 표면의 소정부분에 소자분리를 위한 필드산화막들을 형성하는 공정과, 상기 제2웰의 일측에 제2도전형의 불순물로 콜렉터싱커를 형성하는 공정과, 상기 제1웰 및 제3웰의 소정부분에 게이트 절연막 및 게이트들을 형성하는 공정과, 상기 게이트들의 측벽에 스페이서들을 형성하는 공정과, 상기 제1웰과 제2웰의 표면에 제1도전형의 불순물로 소오스 및 드레인과 베이스를 형성하는 공정과, 상기 제3웰의 표면에 제2도전형의 불순물로 소오스 및 드레인을 형성하는 공정과, 상기 베이스 영역의 일측에 제2도전형의 불순물로 에미터를 형성하는 공정과, 전술한 구조의 전표면에 제1중간 절연막을 형성한 후 상기 에미터의 소정부분을 노출시킨 후 상기 노출된 에미터상에 다결정실리콘층을 형성하여 에미터 접속층을 형성하는 공정과, 전술한 구조의 전표면에 제2중간절연막과 보호층을 순차척으로 형성한 후 전기적 연결을 위한 접촉구들을 형성하고 금속도전막을 형성하는 공정을 포함하는 바이씨모스 트렌지스터의 제조방법에 있어서, 상기 콜렉터싱커를 형성하는 공정시에 제2도전형의 불순물로 상기 제3웰의 드레인을 감싸도록 디프-드레인을 형성하는 공정을 구비하는 바이씨모스 트렌지스터의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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