KR950015824A - 고전력 대칭형 엘디모스 및 그 제조 방법 - Google Patents

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KR950015824A KR1019930025306A KR930025306A KR950015824A KR 950015824 A KR950015824 A KR 950015824A KR 1019930025306 A KR1019930025306 A KR 1019930025306A KR 930025306 A KR930025306 A KR 930025306A KR 950015824 A KR950015824 A KR 950015824A
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박훈수
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김주용
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Abstract

본 발명은 반도체 LDMOS에 있어서, p형 기판(1) 및 p형 기관(1) 및 p형 에피층(3')을 "U"형태로 관통한 n+ 매몰층(9") 및 드레인(9') 영역과, 상기 n+매몰층(9") 및 n+ 드레인(9')내의 n웰(2')과, 상기 웰(2')내의 p터브(4)와, 상기 p터브(4)의 p+콘택(5) 및 n+ 소오스(6)로 이루어지는 소오스 영역과, 상기 소오스 영역(5, 6)에 콘택된 소오스 전극(10)과 상기 n+ 드레인(9')영역에 콘택된 드레인 전극(11)과, 상기 소오스 전극(10)과 드레인 전극(11) 사이의 게이트 전극(8)을 포함하여 구성되는 것을 특징으로 하는 LDMOS 및 그 제조방법에 관한 것으로, LDMOS의 온 저항을 감소 시키며 전력구동능력을 증가시키고 저전압 CMOS 로직회로와 동일 칩 상에서 구현이 가능하다. 또한 수직형으로 제조하여 소자 면적을 줄임으로써 고집적화를 이룰 수 있는 효과가 있다.

Description

고전력 대칭형 엘디모스 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 따른 LDMOS 개략도.
제3도는 본 발명의 다른 실시예에 따른 LDMOS 단면도.

Claims (3)

  1. 반도체 LDMOS에 있어서, p형 기판(1) 및 p형 에피층(3')과, 상기 p형 기판(1) 및 p형 에피층(3')을 "U"형태로 관통한 n+매몰층(9") 및 n+드레인(9')영역과, 상기 n+매몰층(9") 및 n+드레인(9')내의 n웰(2')과, 상기 n웰(2')내의 p터브(4)와, 상기 p터브(4)내의 p+콘택(5) 및 n+소오스(6)로 이루어지는 소오스 영역과, 상기 소오스 영역(5,6)에 콘택된 소오스 전극(10)과, 상기 n+드레인(9') 영역에 콘택된 드레인 전극(11)과, 상기 소오스 전극(10)과 드레인 전극(11) 사이의 게이트전극(8)을 포함하여 구성되는 것을 특징으로 하는 LDMOS.
  2. 제1항에 있어서, 상기 소오스 영역은 n+소오스(6), p+콘택(5) 및 n+소오스(6)로 이루어지며 상기 게이트 전극(8,8') 및 드레인 전극(11,11')은 소오스 전극(10)을 대칭으로 형성되어 구성되는 것을 특징으로 하는 LDMOS.
  3. 반도체 LDMOS 제조방법에 있어서, p형 기판(1)상에 n+매몰층(9") 및 p형 에피층(3')을 차례로 형성하는 단계, 소정의 영역에 드리프트 영역 형성을 위한 필드산화막(7)을 형성하고 상기 n+매몰층(9")과 연결되도록 p형 에피층(3')과 p형 기판(1) 경계까지 n+드레인(9')을 형성하는 단계, 상기 n+매몰층(9"") 및 n+드레인(9')에 둘러싸이는 형태를 갖는 n웰(2')을 형성하고 상기 n웰(2)상에 p형 터브(4) 터브(4)내를 형성하는 단계, 게이트 산화막을 형성하고폴리실리콘 게이트(8)을 형성하는 단계, 상기 p형 터브(4)내에 n+소오스(6) 및 p+콘택(5)을 형성하여 소오스 영역을 형성하는 단계, 웨이퍼 전체구조 상부에 절연막(12)을 형성하고 소오스 전극(10) 및 드레인 전극(11)을 콘택하는 단계를 포함하여 이루어지는 것을 특징으로 하는 LDMOS 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930025306A 1993-11-25 1993-11-25 고전력 대칭형 엘디모스 및 그 제조방법 KR970003743B1 (ko)

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