KR910010734A - 반도체 집적 회로 및 그 제조방법 - Google Patents

반도체 집적 회로 및 그 제조방법 Download PDF

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Abstract

내용 없음

Description

반도체 집적회로 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 (a)내지 (c)는 본 발명의 제1실시예에 따른 Bi-CMOS집적회로의 제조공정의 일례를 나타낸 단면도.

Claims (7)

  1. 바이폴라트랜지스터 및 상보성 절연게이트형 트랜지스터가 동일반도체칩상에 형성된 반도체집적회로에 있어서, 상기 상보성 절연게이트형 트랜지스터부는 주위의 반도체기판부(1)및 다른 섬영역으로부터 완전히 분리된 상기 반도체기판(1)과는 역도전형의 섬형상의 에피택셜층(4)내에 형성되어 있고, 이 섬형상의 에피택셜층(4)을 주위로부터 분리시키는 영역(62,18)에 접속된 전극(176)이 형성되어 있는 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 상보성 절연게이트형 트랜지스터부는 상기 반도체기판(1)과 상기 섬형상의 에피택셜층(4)간에 존재하는 반도체기판(1)과는 역도전형의 고농도매립층(22)과, 상기 에피택셜층(4)의 표면으로부터의 확산에 의해 상기 고농도매립층(22)에 이어지도록 형성된 상기 반도체기판(1)과는 역도전형의 고농도확산층(62)에 의해 주위의 섬영역과는 완전히 분리되어 있고, 상기 고농도확산층영역(62)에 접속된 전극(176)이 형성되어 있는 것을 특징으로 하는 반도체집적회로.
  3. 제1항에 있어서, 상기 상보성 절연게이트형 트랜지스터부는 상기 반도체기판(1)과 상기 섬형상의 에피택셜층(4)간에 존재하는 반도체기판(1)과는 역도전형의 고농도매립층(22)과, 상기 에피택셜층(4)의 표면으로부터의 확산에 의해 상기 고농도매립층(22)에 이어지도록 형성된 상기 반도체기판(1)과는 역도전형의 웰확산층(18)에 의해 주위의 섬영역과는 완전히 분리되어 있고, 상기 웰확산층(18)에 접속된 전극(176)이 형성되어 있는 것을 특징으로 하는 반도체집적회로.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 상보성 절연게이트형 트랜지스터부중 N채널 MOS트랜지스터부는, P형 반도체기판(1)내부의 N형 고농도매립층(22)상에 P형 고농도매립층(3)이 형성되어 있고, 이 P형 고농도매립층(3)상의 기판표면으로부터의 확산에 의해 상기 P형 고농도매립층(3)에 이어지도록 P형 웰확산층(5)이 형성되어 있으며, 이 P형 웰확산층(5)의 표면의 일부에 소오스ㆍ드레인영역이 형성되어 있는 것을 특징으로 하는 반도체집적회로.
  5. 바이폴라트랜지스터 및 상보성 절연게이트형 트랜지스터를 동일반도체칩상에 형성시킬때, 반도체기판(1)의 표면에 형성된 반도체기판과는 역도전형의 에피택셜층(4)내에 주위의 반도체기판부 및 다른 섬영역부로 부터 완전히 분리된 섬영역을 형성하는 공정과, 이 섬형상의 에피택셜층(4)내에 상보성 절연게이트형 트랜지스터를 형성하는 공정 및, 이 섬형상의 에피택셜층(4)을 주위로부터 분리시키는 영역(62,18)에 접속된 전극(176)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체집적회로의 제조방법.
  6. P형 실리콘기판(1)의 내부에 선택적으로 N형 불순물을 고농도로 함유한 제1의 N+매립층(21)및 제2의 N+매립층(22)을 선택적으로 형성하는 공정과, 상기 제2의 N+매립층(22)의 일부상에 P+매립층(3)을 형성하는 공정, 상기 기판(1)상에 N+형 에피택셜층(5)을 성장시키는 공정, 상기 P+매립층(3)상의 N형 에피택셜층(4)내에 P웰확산층(4)을 형성하는 공정, 상기 제1의 매립층(21)에 이어지도록 상기 N형 에피택셜층(4)내에 제1의 깊은 N+확산층(62)을 형성함과 더불어, 상기 제2의 N+매립층(22)에 이어지며 상보성 절연 게이트형 트랜지스터 영역을 둘러쌓도록 제2의 길은 N+확산층(62)을 형성하는 공정, 상기 기판표면에 소자분리영역용 필드산화막(9)을 선택적으로 형성하는 공정 및, 상기 제1의 N+매립층(21)상의 N형 에피택셜층(4)에는 바이폴라트랜지스터를, 상기 P+매립층(3)의 N형 에피택셜층(4)에는 P채널 MOS트랜지스터를, 상기 제2의 N+매립층(22)상의 N형 에피택셜층(4)에는 N채널 MOS트랜지스터를 각각 형성함과 더불어, 상기 제2의 길은 N+확산층(62)에 접속된 전극(176)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체집적회로의 제조방법.
  7. P형 실리콘기판(1)의 내부에 선택적으로 N형 불순물을 고농도로 함유한 제1의 N+매립층(21)및 제2의 N+매립층(22)을 선택적으로 형성하는 공정과, 상기 제2의 N+매립층(21)의 일부상에 P+매립층(3)을 형성하는 공정, 상기 기판(1)상에 N형 에피택셜층(4)을 형성하는 공정, 상기 P+매립층(3)에 이어지도록 상기 N형 에피택셜층(4)내에 P웰확산층(5)을 형성하는 공정, 상기 제1의 N+매립층(21)에 이어지도록 상기 N형 에피택셜층(4)내에 깊은 N+확산층(61)을 형성함과 더불어, 상기 제2의 N+매립층(22)에 이어지며 상보성 절연 게이트형 트랜지스터영역을 둘러쌓도록 N웰확산층(18)을 형성하는 공정, 상기 기판표면에 소자분리영역용 필드산화막(9)을 선택적으로 형성하는 공정 및, 상기 제1의 N+매립층(21)상의 N형 에피택셜층(4)에는 바이폴라트랜지스터를, 상기 P+매립층(3)상의 N형 에피택셜층(4)에는 P채널 MOS트랜지스터를, 상기 제2의 N+매립층(22)상의 N형 에피택셜층(4)에는 N채널 MOS트랜지스터를 각각 형성함과 더불어, 상기 N웰 확산증(18)에 접속된 전극(176)을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체집적회로의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900018011A 1989-11-10 1990-11-08 반도체 집적 회로 및 그 제조방법 KR910010734A (ko)

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