KR960002806A - 바이폴라 트랜지스터를 가지는 반도체 장치 및 그 제조방법 - Google Patents

바이폴라 트랜지스터를 가지는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

P형 반도체 기판(1)의 주표면에는, 바이폴라 트랜지스터(2)와 nMOS 트랜지스터(3)와 pMOS 트랜지스터(4)가 형성된다.
바이폴라 트랜지스터(2)는 콜렉터층(5b)과, 베이스층(12)과, 에미터층(13)을 구비한다.
베이스층(12) 바로 아래에 위치하는 콜렉터층(5b)에 포함하는 n형 불순물 농도는 5×1018㎝-3이하이다.
에미터층(13) 바로 아래에 위치하는 베이스층(12)의 확산깊이는 0.3㎛ 이하이다.
이상과 같은 구성을 가지는 바이폴라 트랜지스터를 구비한 반도체 장치를 소진폭 동작을 행하는 회로내에서 사용한다.
그것에 의해 제조 코스트가 적게 억제되며, 고속동작이 가능한 바이폴라 트랜지스터를 가지는 반도체 장치가 얻어진다.

Description

바이폴라 트랜지스터를 가지는 반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 관한 일 실시예에서 BICMOS를 나타내는 단면도,
제2도는 제1도에서 바이폴라 트랜지스터의 부분 확대 단면도,
제3도는 제2도에서 Ⅲ-Ⅲ선에 따라 자른 농도 분포도.

Claims (14)

  1. 주표면을 가지는 제1도전형의 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면에 형성된 제2도전형의 콜렉터층(5b)과, 상기 콜렉터층(5b)의 표면에 형성된 제1도전형의 베이스층(12)과, 상기 베이스층(12)의 표면에 형성된 제2도전형의 에미터층(13)을 구비하고, 상기 베이스층(12) 바로 아래에 위치하는 상기 콜렉터층(5b)의 농도가 5×1018㎝-3이하이고, 상기 에미터층(13) 바로 아래의 상기 베이스층(12)의 확산깊이가 0.3㎛ 이하인 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 바이폴라 트랜지스터는 센스앰프내에 형성되는 바이폴라 트랜지스터.
  3. 주표면을 가지는 제1도전형의 반도체 기판(1)과, 상기 반도체 기판(1)의 주표면의 제1영역에 형성된 제2도전형의 콜렉터층(5b)과, 상기 콜렉터층(5b)의 표면에 형성된 제1도전형의 베이스층(12)과, 상기 베이스층(12)의 표면에 형성된 제2도전형의 에미터층(13)과, 상기 반도체 기판(1)의 주표면의 제2영역내에 형성된 MOS트랜지스터(3)을 구비하고, 상기 MOS 트랜지스터(3) 최소 게이트 길이는 0.8㎛ 이하이고, 상기 베이스층(12) 바로 아래에 위치하는 상기 콜렉터층(5b)의 농도는 5×1018㎝-3이하이며, 상기 에미터층(13) 바로아래에 위치하는 상기 베이스층(12)의 확산깊이가 0.3㎛ 이하인 바이폴라 트랜지스터를 가지는 반도체 장치.
  4. 제3항에 있어서, 상기 반도체 장치는 센스앰프를 가지고 있고, 상기 MOS 트랜지스터(3)는 n채널 MOS 트랜지스터이며, 상기 콜렉터층(5b)과 상기 베이스층(12)과 상기 에미터층(13)으로 구성되는 바이폴라 트랜지스터는 npn형 바이폴라 트랜지스터이고, 상기 바이폴라 트랜지스터는 상기 센스앰프내에 형성되는 바이폴라 트랜지스터를 가지는 반도체 장치.
  5. 제4항에 있어서, 상기 베이스층(12)에 포함하는 p형의 불순물 농도가 상기 n채널 MOS 트랜지스터(3)의 채널영역(10)에 포함되는 p형의 불순물 농도가 다른 바이폴라 트랜지스터를 가지는 반도체 장치.
  6. 제5항에 있어서, 상기 베이스층(12)에 포함되는 p형의 불순물 농도가 1×1018㎝-3정도이고, 상기 채널영역(10)에 포함하는 p형 불순물 농도는 1×1016㎝-3정도인 바이폴라 트랜지스터를 가지는 반도체 장치 SRAM인 바이폴라 트랜지스터를 가지는 반도체 장치.
  7. 제3항에 있어서, 상기 바이폴라 트랜지스터를 가지는 반도체 장치 SRAM인 바이폴라 트랜지스터를 가지는 반도체 장치.
  8. 제3항에 있어서, 상기 반도체 장치는 약 ±50㎷∼약 ±150㎷ 정도의 소진폭 동작을 행하는 회로내에 설치되는 바이폴라 트랜지스터를 가지는 반도체 장치.
  9. 제3항에 있어서, 상기 반도체 장치는 차동회로내에 설치되는 바이폴라 트랜지스터를 가지는 반도체 장치.
  10. 제1도전형의 반도체 기판(1)의 주표면의 제1영역에 제2도전형의 불순물을 도입하는 것에 의해 콜렉터층(5b)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면의 제2영역상에 MOS 트랜지스터(3)의 게이트 전극(7b)을 형성하는 공정과, 제2영역에 선택적으로 제2도전형의 불순물을 도입하는 것에 의해 상기 MOS 트랜지스터(3)의 소스/드레인 영역(9b)을 형성하는 공정과, 상기 소스/드레인 영역(9b)을 형성한 후에 상기 콜렉터층(5b) 표면에 제1도전형의 불순물을 도입하는 것에 의해 베이스층(12)을 형성하는 공정을 구비한 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  11. 제10항에 있어서, 상기 베이스층(12) 형성공정은 상기 반도체 기판(1)의 주표면 전면에 제1도전형의 불순물을 주입하는 것에 의해 상기 베이스층(12)을 형성하는 공정을 포함하는 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  12. 제10항에 있어서, 상기 베이스층(12)의 형성을 위한 제1도전형의 불순물을 브롬 또는 BF2이고, 그 주입 조건은 15KeV, 2×1014㎝-2인 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  13. 제10항에 있어서, 상기 게이트 전극(7b)의 성형공정은 상기 MOS 트랜지스터(3)의 최소 게이트 길이가 약 0.8㎛ 이하로 되도록 상기 게이트 전극(7b)을 패터닝하는 공정을 포함하는 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
  14. 제1도전형의 반도체 기판(1)의 주표면에 제2도전형의 불순물을 선택적으로 도입하는 것에 의해 콜렉터층(5b)과 웰영역(5a)을 간격을 두고 형성하는 공정과, 상기 콜렉터층(5b)과 상기 웰영역(5a)과의 사이의 상기 반도체 기판(1)의 주표면에 제1도전형의 불순물을 도입하는 것에 의해 제1MOS 트랜지스터(3)의 채널영역(10)을 형성하는 공정과, 상기 채널영역상(10)과 상기 웰영역(5a)상에 절연층을 개재해서 상기 제1MOS 트랜지스터(3)의 제1게이트 전극(7b)과, 제2MOS 트랜지스터(4)의 제2게이트 전극(7a)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면에 선택적으로 제2도전형의 불순물을 도입하는 것에 의해, 상기 제1MOS 트랜지스터(3)의 소스/드레인 영역(9b)과 에미터층(13)을 형성하는 공정과, 상기 반도체(1)의 주표면에 선택적으로 제1도전형의 불순물을 도입하는 것에 의해 상기 제22MOS 트랜지스터(4)의 소스/드레인 영역(11)과 외부 베이스층(11a)을 형성하는 공정과, 상기 반도체 기판(1)의 주표면 전면에 제1도전형의 불순물을 도입하는 것에 의해 베이스층(12)을 형성하는 공정을 구비한 바이폴라 트랜지스터를 가지는 반도체 장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950016548A 1994-06-21 1995-06-20 바이폴라 트랜지스터를 가지는 반도체 장치 및 그 제조방법 KR960002806A (ko)

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