KR930022551A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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Abstract

p형 반도체기판(1)의 상면상에 n-에피타키셜층(4)을 형성한다. P형 반도체기판(1)과 n-에피타키셜층(4)에 걸쳐있는 영역에 이온주입에 의하여P+매몰층(20)을 형성한다. P+메몰층(20)의 상층에는 이온주입에 의하여 P+ 채널스톱층을 형성한다. P+ 채널스톱층의 상층으로부터 n- 에피타키셜층의 상면에 걸쳐 P웰을 형성한다. 이 P웰에는 n채널 MOS형 전계효과 트랜지스터(200)가 형성된다. 이와같은 구조로 인접소자로 부터 소자를 신뢰성있게 분리할 수 있다.

Description

반도체장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명에 의한 반도체장치의 횡단면도.
제2도~제9도는 이 발명에 의한 반도체장치의 제조방법의 제1실시예에 의한 제1공정~제8공정의 횡단면도.
제10도는 제1도의 I-I선에 따른 횡단면에서 에피타키셜(epitaxial)층으로 부터의 깊이에 따른 불순물 농도분포 표시도.

Claims (11)

  1. 제1도전형의 반도체기판과, 이 반도체기판의 주표면상에 형성된 제2 도전형의 에피타키셜층과, 이 에피타키셜층 표면의 활성영역을 포위하여 형성된 분리산화막과, 상기 활성영역의 상기 에피타키셜층 표면으로부터 소정깊이로 형성된 제1 도전형 웰과, 상기 분리산화막의 저면에 그 상부주변이 접촉하고, 상기 제1 도전형 웰의 저면을 포위하며, 상기 반도체기판의 주표면보다 그 저면의 높게 위치하는 제1 도전형 채널스톱층과, 이 제1 도전형 채널스톱층의 저면에 상면이 접촉하고 상기 반도체기판의 주표면보다 그 저면이 낮게 위치하는 매몰된 제1 도전형 메몰층으로 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제1도전형 채널스톱층은 상기 분리산화막의 저부부근에 제1최대치의 불순물농도가 형성되고, 상기 제1 도전형 매몰층은 상기 제1 도전형 채널스톱층의 저부부근에 제2최대치의 불순물 농도가 형성되는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제1도전형 웰의 표면으로부터 소정깊이의 소정공간에 형성된 제2도전형으로된 한쌍의 불순물확산영역과, 상기 제1 도전형 웰의 표면의 상기 제2도전형으로된 한쌍의 불순물확산영역사이에 산화막을 개재시켜 형성된 도전층을 추가구성한 것을 특징으로 하는 반도체장치.
  4. 제2항에 있어서, 상기 제2 도전형으로된 한쌍의 불순물확산영역과 상기 도전층은 MOS형 전계효과트랜지스터의 소스/드레인 영역및 게이트전극을 구성한 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 제1도전형 웰은 불순물농도가 1 ×1015㎝-3~1 ×1018㎝-3이고, 상기 제1도전형 채널스톱층은 불순물농도가 1 ×1018㎝-3~1 ×1019㎝-3이며, 상기 제1도전층 메몰층은 불순물농도가 1 ×1016㎝-3~1 ×1019㎝-3인 것을 특징으로 하는 반도체장치.
  6. 제1 도전형의 반도체기판과, 이 반도체기판의 주표면상에 형성된 제2 도전형 에피타키셜층과, 이 에피타키셜층의 제1 활성영역을 포위하여 형성된 분리산화막과, 상기 제1 활성영역에 형성되고, 제1 도전형의 채녈영역을 가진 제1 MOS형 전계효과 트랜지스터와, 이 제1MOS형 전계효과 트랜지스터와 상기 분리산화막이 서로 인접하도록 사이에 끼운 제2 활성영역상 공히 형성된 제2 도전형 채널영역과 바이폴라 트랜지스터를 가진 제2 MOS형 전계효과트랜지스터로 구성되고, 상기 제1 활성영역은 상기 에피타키셜층의 표면으로부터 소정깊이로 형성된 제1 도전형 웰과, 상기 분리산화막의 저부에 그 상부주변이 접촉하고, 상기 제1도전형 웰의 저면을 포위하며, 상기 반도체기판의 주표면보다 그 저면의 높게 위치하는 제1 도전형 채널스톱층과, 이 제1 도전형 채널스톱층의 저면에 상면이 접촉하고, 상기 반도체기판의 주표면보다 그 저면이 낮게 위치하는 매몰된 제1 도전형 매몰층을 포함하는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서, 상기 바이폴라트랜지스터는 상기에피타키설층표면에 형성된 제2 도전형의 에미터영역과, 에미터영역을 포위하여 형성된 제1도전형의 베이스영역과, 베이스영역보다 낮은 위치에 상기 제2 도전형의 에피타키셜층으로된 콜렉터영역을 포함하는 것을 특징으로 하는 반도체장치.
  8. 제6항에 있어서, 제2 도전형 채널영역을 가진 상기 제2 MOS형 전계효과트랜지스터는 상기 에피타키셜층표면으로부터 소정깊이로 형성된 제2 도전형 웰과, 이 제2도전형 웰의 표면으로부터 소정깊이의 소정공간에 형성된 제1 도전형으로된 한 쌍의 불순물확산 영역과, 상기 제2 도전형 웰의 표면상의 제1 도전형으로된 한쌍의 불순물영역사이에 산화막을 개재시켜 형성된 도전층을 포함하는 것을 특징으로 하는 반도체장치.
  9. 제6항에 있어서, 제1도전형 웰은 불순물 농도가 1 ×1015㎝-3~1 ×1018㎝-3이고, 상기 제1도전형 채널스톱층은 불순물농도가 1 ×1016㎝-3~1 ×1019㎝-3이며, 상기 제1도전형 매몰층은 불순물농도가 1 ×1016㎝-3~1 ×1019㎝-3인 것을 특징으로 하는 반도체장치.
  10. 제1 도전형의 반도체기판의 표면상에 소정두께의 에피타키셜층을 형성하는 공정과, 이 에피타키셜층 표면의 활성영역을 포위하는 분리산화막을 형성하는 공정과, 상기 반도체기판과 상기 활성영역의 에피타키셜층에 걸치는 제1 도전형 메몰층을 소정조건하에 제1 도전형의 불순물을 주입하여서 형성하는 공정과, 상기 제1 도전형 메몰층의 상층에 소정조건하에 제1 도전형의 불순물을 주입하여서 제1 도전형 채널스톱층을 형성하는 공정과, 상기 채널스톱층의 상층으로부터 상기 에피카키셜층의 표면에 걸친 제1 도전형웰을 소정조건하에 제1 도전형의 불순물을 주입하여서 형성하는 공정으로 구성된 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 제1 도전형 매몰층을 형성하는 공정은 주입에너지 250KeV ~ 1200KeV, 주입량 1 ×1012㎝-2~ 1 ×1014㎝-2로 불순물을 주입하는 공정을 포함하며, 상기 채널스톱층을 형성하는 공정은 주입에너지 100KeV ~250KeV, 주입량 1 ×1012㎝-2~ 1 ×1014㎝-2로 불순물을 주입하는 공정을 포함하고, 상기 제1도전형 웰을 형성하는 공정은 주입에너지 50KeV ~ 200KeV, 주입량 1 ×1012㎝-2~ 1 ×1014㎝-2로 불순물을 주입하는 공정을 포함하는 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930004543A 1992-04-03 1993-03-23 반도체장치 및 그 제조방법 KR0119469B1 (ko)

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