KR940704062A - 억제된 커크효과를 나타내는 바이포울러 접합 트랜지스터(bipolar junction transistor exhibiting suppressed kirk effect) - Google Patents
억제된 커크효과를 나타내는 바이포울러 접합 트랜지스터(bipolar junction transistor exhibiting suppressed kirk effect)Info
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Abstract
억제된 커크효과를 나타내는 바이포울러 접합 트랜지스터(BJT)는 더욱 고농도-도우프된 n+층(12) 상부에 형성된 저농도-도우프된 n-형 콜렉터 영역으로 구성된다. 콜렉터 바로위는 진성영역(18)에 대략 측면으로 배치된 불순물 영역(17)을 갖는 p-형 베이스이다. n+에미터(20)는 진성 베이스영역 바로위에 위치된다. BJT는 또한 트랜지스터의 전류취급능력을 상당히 증가시키는 진성베이스영역 바로밑에 배치되는 국부화된 n+영역(15)을 포함한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래기술 바이포울러 접합 트랜지스터의 도우핑 도이다. 제2도는 종래 트랜지스터의 2유형의 전류취급능력을 어떻게 커크효과가 제한하는가를 설명하는 도면이다. 제3도는 본 발명의 마이포울러 접합 트랜지스터의 단면 정면도이다. 제4도는 본 발명의 현재의 바람직한 실시예에 대한 도우핑 프로필을 나타낸다. 제5도는 바이포울러 접합 트랜지스터 및 전계효과장치가 서로 나란히 구성된 기판의 단면도를 설명한다. 또한 활동영역 및 전계산화영역의 성장의 형성에 따르는 기판을 도시한다. 제6도는 전계 드레스홀드를 수립하여 n-채널 MOS 장치를 위한 펀치쓰루 스톱영역을 제공하는 주입단계를 따르는 제5도의 기판의 단면도이다. 제7도는 p-채널 MOS 및 바이포울러 트랜지스터를 위한 전계 드레시홀드, p-채널장치를 위한 펀치쓰루 스톱, 및 바이포울러 접합 트랜지스터에서 커크효과를 억제하기 위한 국부화된 n+영역을 수립하는 주입단계를 취했을때의 제6도의 기판의 단면도이다. 제8도는 바이포울러 접합 트랜지스터의 진성, 불순물, 베이스영역 및 에미터 영역을 형성했을때의 제7도의 기판의 단면도이다. 또한 소스 및 드레인영역과 게이트전극 형성후의 MOS 장치를 도시한다.
Claims (30)
- 반도체 기판에 형성된 바이포울러 접합-트랜지스터(BJT)에 있어서, 더욱 고농도-도우프된 층 상부에 배치된 저농도-도우프된 영역을 포함하며 상기 반도체 기판내에 배치되는 콜렉터, 진성영역에 대해 측면으로 배치되는 불순물 영역으로 이루어지며, 상기 콜렉터 영역 상부에 배치되는 베이스, 상기 진성베이스영역 상부에 배치되는 에미터, 및 상기 BJT는 상기 진성베이스영역 바로밑의 상기 콜렉터에 배치되는 국부화된 영역을 포함하고, 상기 국부화된 영역이 상기 바이포울러 접합 트랜지스터(BJT)의 전류취급 능력을 향상시키기 위해 상기 저농도-도우프된 콜렉터 영역보다 더욱 고 도우핑 농도를 갖도록 구성되는 것을 특징으로 하는 바이포울러 접합 트랜지스터(BJT).
- 제1항에 있어서, 상기 국부화된 영역 및 상기 진성베이스 영역은 같은 크기 정도 레벨의 도우핑 농도를 갖는 것을 특징으로 하는 바이포울러 접합 트랜지스터.
- 제2항에 있어서, 상기 국부화된 영역은 상기 불순물 영역 하부가 아니고, 상기 진성베이스영역하부에 실질적으로 한정되어 콜렉터-베이스 정전용량을 최소화 하는 것을 특징으로 하는 바이포울러 접합 트랜지스터.
- 제3항에 있어서, 상기 베이스영역은 보론 원자로 구성되며 상기 국부화된 영역은 인 원자로 구성되는 것을 특징으로 하는 바이포울러 접합 트랜지스터.
- 제4항에 있어서, 상기 콜렉터는 추가로 상기 저농도-도우프된 영역 하부에 배치된 고농도-도우프된 매립층으로 구성되는 것을 특징으로 하는 바이포울러 접합 트랜지스터.
- 제5항에 있어서, 상기 에미터는 다결정실리콘층으로부터 상기 기판속으로 도우펀트의 확산에 의해 형성되는 것을 특징으로 하는 바이포울러 접합 트랜지스터.
- 제6항에 있어서, 상기 도우펀트는 비소로 구성되는 것을 특징으로 하는 바이포울러 접합 트랜지스터.
- 실리콘 기판의 표면하부에 배치되는 n-형 에미터, 상기 에미터 하부에 배치되는 p-형 진성베이스영역, 상기 진성베이스영역과 상기 에미터에 대해 측면으로 배치되는 p-형 불순물 베이스 영역, 상기 진성베이스영역 하부에 실질적으로 배치되지만 상기 불순물 베이스영역 하부에는 배치되지 않는 고농도-도우프되고 국부화된 n-형 영역, 및 유효베이스폭내에서 증가하는 전류-유도를 억제하는 상기 국부화된 영역과 상기 불순물 영역 하부에 배치된 저농도-도우프된 영역으로 이루어지는 n-형 콜렉터, 로 구성되는 것을 특징으로 하는 상기 기판내에 형성되며 증가된 전류취급능력을 갖는 npn 바이포울러 접합 트랜지스터(BJT).
- 제8항에 있어서, 상기 국부화된 영역 및 상기 진성 베이스 영역은 모두 같은 크기 정도도 의 도우핑 농도를 갖는 것을 특징으로 하는 npn 바이포울러 접합 트랜지스터.
- 제9항에 있어서, 상기 베이스영역은 보론 원자로 구성되며 상기 국부화된 영역은 인원자로 구성되는 것을 특징으로 하는 npn 바이포울러 접합 트랜지스터.
- 제10항에 있어서, 상기 콜렉터는 추가로 상기 저농도-도우프된 영역 하부에 배치된 고농도-도우프된 매립층으로 구성되는 것을 특징으로 하는 npn 바이포울러 접합 트랜지스터.
- 제11항에 있어서, 상기 에미터는 다결정 실리콘층으로부터 상기 기판속으로 도우펀트의 확산에 의해 형성되는 것을 특징으로 하는 npn 바이포울러 접합 트랜지스터.
- 제12항에 있어서, 도우펀트는 비소로 구성되는 것을 특징으로 하는 npn 바이포울러 접합 트랜지스터.
- 제1전도성 형을 가지며 바이포울러 접합 트랜지스터(BJT)의 콜렉터로 이루어지는 실리콘 기판의 일부에 상기 BJT를 위한 활성영역을 정의하는 단계, 상기 활성영역과 경계를 이루는 상기 기판의표면상에 전계산화물 영역을 형성하는 단계, 상기 활성영역의 국부화된 지역속으로 상기 제1전도성형의 도우펀트를 주입하는 단계, 베이스는 상부에 배치되는 진성영역이 있는 불순물 영역과 이 진성영역을 가지며 상기 국부화된 영역으로 pn 접합을 형성하며, 상기 제1전도성형의 상기 베이스와 반대인 제2전도성형의 베이스 영역을 형성하는 단계, 및 상기 진성 베이스영역 상부에 상기 제1전도성 형의 에미터를 형성하는 단계로 구성되는 것을 특징으로 하는 상기 기판내에 상기 바이포울러 접합 트랜지스터(BJT) 제조방법.
- 제14항에 있어서, 상기 제1전도성 형은 n-형이고 상기 제2전도성 형은 p-형인 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제14항에 있어서, 상기 제1전도성 형은 p-형이고 상기 제2전도성 형은 n-형인 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제15항 또는 제16항에 있어서, 상기 주입단계는 상기 기판의 상기 부분의 도우핑 농도보다 실질적으로 고농도인 상기 국부화된 영역내에 도우핑 농도를 만드는 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제17항에 있어서, 상기 주입단계는 상기 불순물 베이스영역의 도우핑농도와 같은 크기 정도도인 상기 국부화된 영역내에 도우핑 농도를 만드는 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제18항에 있어서, 상기 불순물 영역은 상기 진성영역에 측면으로 배치되는 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제19항에 있어서, 상기 주입단계는 상기 BJT를 위한 전계드레시 홀드를 수립하기 위해 상기 전계산화물 영역의 선택된 영역을 통하여 상기 도우펀트를 주입하는 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제20항에 있어서, 상기 선택된 영역은 상기 활성영역으로부터 소정거리간격으로 배치되는 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제21항에 있어서, 상기 전계 산화물 영역은 약 1000Å 두께인 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 제14항에 있어서, 상기 도우펀트는 인으로 구성되며 상기 주입단계는 약 150KeV로 수행되는 것을 특징으로 하는 바이포울러 접합 트랜지스터 제조방법.
- 동일한 실리콘 기판에서 전계효과 트랜지스터(FET) 및 에미터, 베이스와 콜렉터를 갖는 바이포울러 접합 트랜지스터(BJT)를 형성하는 방법에서, 상기 BJT의 커크효과를 억제하는 제조방법에 있어서, (a) 상기 FET를 위한 상기 기판에 제1웰 영역 및 상기 BJT의 상기 콜렉터로 이루어지는 제2웰 영역을 제공하는 단계, (b) 상기 FET 및 상기 BJT를 위한 활성영역을 정의하기 위해 상기 기판상에 형성된 마스킹층을 패터닝하는 단계, (c) 상기 활성영역과 나란히 상기 기판상에 전계산화 영역을 형성하는 단계, (d) 상기 FET 및 상기 BJT의 상기 활성영역속으로 상기 BJT의 상기 콜렉터에서 고농도-도우프되고 국부화된 영역과 상기 FET에서 펀치스루 스톱을 형성하는 도우펀트를 주입하는 단계, (e) 바로위에 배치된 진성영역을 갖는 상기 BJT의 상기 베이스를 형성하며, 상기 국부화된 영역과 상기 진성영역에 대해 측면으로 배치된 불순물 영역으로 PN 접합을 형성하는 단계, (f) 상기 진성 베이스영역 상부에 배치된 상기 BJT의 상기 에미터를 형성하는 단계로 구성되는 것을 특징으로 하는 상기 BJT에서의 커크 효과를 억제하는 제조방법.
- 제24항에 있어서, 상기 주입단계는 상기 진성 베이스 영역의 농도와 동일 크기 정도로부터 상기 국부화된 영역내에 도우핑 농도를 만드는 것을 특징으로 하는 제조방법.
- 제25항에 있어서, 상기 주입단계는 또한 상기 BJT에 대한 전계 드레시홀드를 수립하기 위해 상기 전계 산화영역이 선택된 영역을 통하여 상기 도우펀트를 주입하는 것을 특징으로 하는 제조방법.
- 제26항에 있어서, 상기 주입단계는 또한 상기 FET에 대한 전계 드레스홀드를 수립하는 것을 특징으로 하는 제조방법.
- 제27항에 있어서, 상기 선택된 영역은 상기 활성영역으로부터 소정거리만큼 떨어져서 배치되는 것을 특징으로 하는 제조방법.
- 제28항에 있어서, 상기 도우펀트는 인(P)를 함유하는 것으로 이루어지며 상기 주입단계는 적절하게 형성되는 것을 특징으로 하는 제조방법.
- 제29항에 있어서, 상기 전계 산화영역은 거의 1000Å두께인 것을 특징으로 하는 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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