KR910019215A - Bicmos 디바이스 및 그 제조방법 - Google Patents

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Abstract

내용 없음

Description

BICMOS 디바이스 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 본 발명의 한 실시예에 따른 BiCMOS 구조물에 대한 단면도.

Claims (32)

  1. 전계효과 게이트에 대한 게이트 분리 영역을 형성하는 방법에 있어서, (A) 반도체기판 표면상에 분리 영역을 형성하는 단계, (b) 상기 분리 영역상에 제1의 폴리 실리콘층을 형성하는 단계, (c) 전계 효과 디바이스의 게이트 영역을 한정하는 제1의 폴리실리콘 부분상에 마스크를 형성하는 단계, (d) 상기 마스크에 의해 보호받지않는 영역에 있는 기판표면으로부터 상기 제 1 의 폴리 실리콘층 및 상기 분리 영역을 제거하는 단계, (e) 상기 기판표면을 따라 도전성 영역을 형성하는 단계, (f) 상기 게이트를 형성하도록 상기 도전성 영역을 에칭하는 단계를 포함하는 방법.
  2. 제 1 항에 있어서, 상기 도전성 영역을 형성하는 단계는 상기 기판표면 전반에 걸쳐 제 2 의 폴리 실리콘 층을 대포지트하는 단계를 포함하는 방법.
  3. 제 1 항에 있어서, 상기 분리 영영상에 도전성 영역을 형성하는 단계는 상기 게이트 분리 영역 및 상기 게이트에 인접한 소오스/드레인 접점을 형성하도록 상기 기판 표면 전반에 걸쳐 제 2 의 폴리실리콘층을 데포지트하고 상기 제 2 폴리 실리콘층의 선택된 영역을 제거하는 단계인 방법.
  4. 제 1 항에 있어서, 상기 게이트를 형성하는 단계는 NMOS 및 PMOS 트랜지스터에 대한 게이트를 형성하는 단계를 포함하는 방법.
  5. 제 3 항에 있어서, 상기 선택된 영역을 제거하는 단계는 바이폴라 트랜지스터의 에미터, 베이스 접점 및 콜렉터 접점을 부가적으로 형성하는 방법.
  6. 제 1 항에 있어서, 상기 분리 영역은 대략 100 및 200 Å 사이의 두께를 지니는 산화물인 방법.
  7. 제 1 항에 있어서, 게이트 산화물 영역이 전계효과 디바이스내에 형성되는 방법.
  8. 제 1 항에 있어서, 상기 제 1 폴리실리콘층은 대략 0.1㎛ 이하의 두께를 지니는 방법.
  9. 제 1 항에 있어서, 상기 제 1의 폴리실리콘층은 대략 400 및 600 Å 사이의 두께를 지니며 상기 도전성 영역은 대략 1000 및 4000Å 사이의 두께를 지니는 방법.
  10. 제 8 항에 있어서, 상기 분리 영역은 대략 1㎛ 이하의 두께를 지니는 방법.
  11. 제 8 항에 있어서, 상기 분리 영역은 대략 135 및 165 사이의 두께를 지니는 방법.
  12. 제 1 도전율 형태의 채널 영역을 지니는 제 1 부분 및 제 2 도전을 형태의 채널 영역을 지니는 제 2 부분을 포함하며 선택된 한계 전압 한계 전압을 지니는 전계 효과 디바이스를 기판상에 제조하는 방법에 있어서, (a) 제1 및 제2 영역을 지닌 표면을 지니는 기판에서, 상기 제1 도전을 형태의 제1도우펀트를 상기 제1영역에 주입시키는 단계, (b) 상기 제 1 도전을 형태의 정미(正味) 도우펀트 농도를 지니는 제 1 영역 및 상기 제 2 영역을 제 2 도전을 형태의 제 2도우펀트로 주입시키는 단계, (c) 상기 제 1 및 제 2 영역상에 게이트 산화물 영역을 형성시키는 단계, (d) 상기 게이트 산화물 영역상에 도전성 게이트를 형성하는 단계를 포함하며, 상기 제 1 영역은 제 1 도전율 형태의 채널 영역을 포함하며, 상기 제 2 영역은 제 2 도전을 형태의 채널 영역을 포함하는 방법.
  13. 제 12항에 있어서, 상기 게이트 영역에 인접한 소오스/드레인 영역을 형성하는 단계를 부가적으로 포함하는 방법.
  14. 제 12항에 있어서, 상기 제 1 도우펀드는 인이며 상기 제 2 도우펀트는 붕소인 방법.
  15. 제 12항에 있어서, 상기 제 1 영역에 제 1 도우펀트를 주입하는 단계를 상기 제 2 영역바로 아래에 제 2 도전을 형태의 웰 영역을 제공하는 단계 다음에 이행되고, 상기 제 2 영역에 트랜지스터의 한계 전압은 상기 제 2 도우펀트의 주입물과 공동으로 상기 웰 영역으로 부터의 도우펀트를 상부 확산시킴으로써 설정하는 방법.
  16. 제 12항에 있어서, 상기 제 2 도우펀트를 주입하는 단계는 대략 30 및 80keV 사이의 주입 에너지를 사용하는 방법.
  17. 제 1 도전율 형태의 채널 영역을 지닌 제 1 의 전계 효과 디바이스 및 제 2 도전율 형태의 채널 영역을 지닌 제 2 의 전계 효과 디바이스를 지니며, 상기 제 1 트랜지스터는 상기 제 1 및 상기 제 2 도전율 형태의 도우펀트를 지닌 채널을 지니고, 상기 제 2 트랜지스터는 상기 제 2 도전율 형태만을 도우펀트를 지니는 반도체 구조물.
  18. 제 17항에 있어서, 상기 제 1 도우펀트는 인이며 상기 제 2 도우펀트는 붕소인 반도체 구조물.
  19. 제 17항에 있어서, 상기 제 1 트랜지스터는 상기 제 1 및 제 2 도우펀트의 정미 도우펀트 농도에 의하여 적어도 부분적으로 설정된 한계 전압을 지니는 반도체 구조물.
  20. 제 17항에 있어서, 상기 제 2 트랜지스터는 상기 제 2 도전율 형태의 채널 영역 표면을 따라 주입되는 제 2 도전율 형태의 도우펀트 및 기판 영역으로 부터 상부 확산되는 도우펀트에 의하여 적어도 부분적으로 설정된 한계 전압을 지니는 반도체 구조물.
  21. 제 1 도전율 형태의 베이스 영역을 지니는 바이폴라 트랜지스터 및 적어도 일부분이 상기 제 1 도전율 형태의 채널 영역을 지니는 전계 효과 디바이스를 포함하는 반도체 구조물을 형성하는 방법에 있어서, (a) 적어도 상기 바이폴라 트랜지스터의 베이스 영역을 포함하는 반도체 구조물의 선택된 영역을 마스킹하는 단계, (b) 상기 제1 특성을 지니는 디바이스의 채널 영역을 제공하도록 상기 반도체 구조물을 상기 제 1 도전율 형태의 도움펀트로 주입시키는 단계, (c) 적어도 상기 베이스 영역상에 폴리 실리콘층을 형성하는 단계, (d) 적어도 상기 전계 효과 디바이스의 채널 영역을 포함하는 반도체 구조물의 제 2 의 선택된 영역을 마스킹하는 단계, (e) 상기 폴리 실리콘층을 상기 제 1 도전율 형태의 도우펀트로 주입시키는 단계, (f) 상기 바이폴라 트랜지스터중 적어도 일부분의 베이스 영역에 제 2 특성을 제공하도록 상기 폴리 실리콘층으로 부터의 도우펀트를 하부에 놓인 실리콘내로 확산시키는 단계를 포함하는 방법.
  22. 제 21항에 있어서, 상기 제 1 및 제 2 특성이 도우펀트 농도인 방법.
  23. 제 21항에 있어서, 상기 제 1 및 제 2 특성은 주입물의 농도인 방법.
  24. 제 21항에 있어서, 상기 바이폴라 트랜지스터는 상기 베이스 영역상에 에미터를 포함하고 상기 베이스 영역은 상기 에미터 이하의 제 1 도우펀트 농도를 지니며, 상기 제 1 도우펀트 농도보다 큰 제 2 도우펀트 농도까지 상기 베이스 영역의 제 2 부분을 주입시키는 단계를 부가적으로 포함하는 방법.
  25. 제 24항에 있어서, 상기 제 2 도우펀트 농도는 상기 베어스의 제 2 부분에 외인성 반도체를 제공하는 방법.
  26. 제 21항에 있어서, 상기 제 2 도전율 형태의 도우펀트를 사용하면 상기 폴리 실리콘을 주입시키는 단계는 대략 30 및 100keV 사이의 주입에너지를 사용하는 방법.
  27. 제 21항에 있어서, 상기 폴리 실리콘을 제 2 도전율 형태의 도우펀트로 주입시키는 단계는 대략 30 및 50keV 사이의 주입 에너지를 사용하는 방법.
  28. 제 27항에 있어서, 상기 베이스 영역은 대략 1X1018내지 1X1019/cm2의 도우펀트 농도를 지니는 방법.
  29. 적어도 일부분이 제 1 도전율 형태의 채널 영역 및 베이스 영역을 각기 지니는 전계 효과 트랜지스터 및 바이폴라 트랜지스터를 포함하는 반도체 구조물에 있어서, 상기 베이스 영역은 제 1 의 도우펀트 농도를 지니며 상기 채널 영역은 상기 제 1 의 도우펀트 농도보다 큰 제 2 의 도우펀트 농도를 지니는 반도체 구조물.
  30. 제 29항에 있어서, 상기 베이스 영역은 제 1 의 접합 깊이를 지니며 기판 표면 아래에 있으며 상기 제 1 깊이보다 깊은 제 2 접합 깊이를 지니는 반도체 구조물.
  31. 제 29항에 있어서, 상기 제 1 도우펀트 농도는 대략 1X1018및 1X1019/cm2사이에 있는 반도체 구조물.
  32. 바이폴리 트랜지스터를 형성하기 위한 제 1 영역, n-채널 전계효과(NMOS) 트랜지스터를 형성하기 위한제2영역, 및 p-채널 전계 효과(PMOS) 트랜지스터를 형성하기 위한 제3영역을 포함하는 반도체 구조물을 형성하는 방법에 있어서, (a)P-형 반도체 구조물내에, 상기 PMOS및 바이폴라 트랜지터용의 n-형 메몰층을 형성하도록 마스킹하여 n-형 도우펀트를 주입시키는 단계, (b) 상기 NMOS 트랜지스터용의 P-형 매몰층 및 상기
    제 1 영역에 인접한 p-형 채널 정지 영역을 형성하도록 마스킹하여 P-형 도우펀트를 주입시키는 단계, (c) n-형 에피택셜 실리콘층을 상기 기판상에 형성하는 단계, (d) 상기 제 1, 제 2 및 제 3 영역에 인접하는 있을뿐만 아니라 상기 제 1 영역의 베이스 영역 및 싱크 영역 사이에 있는 전계 산화물 영역을 형성하는 단계, (e) 마스킹하여 제 1 도우펀트 농도까지 n-형 도우펀트를 상기 싱크 영역내로 주입시키는 단계, (f) 마스킹하여 제 2 도우펀트 농도까지 n-형 도우펀트를 상기 제 3 영역내로 주입시키는 단계, (g) 상기 NMOS 및 PMOS 트랜지스터의 한계 전압을 조정하도록 마스킹하여 P-형 도우펀트를 상기 제 2 및 제 3 영역을 주입시키는 단계, (H) 게이트 산화물층을 에피택셜층상에 형성하는 단계, (i) 제 1 의 폴리 실리콘층을 상기 게이트 산화물 층상에 형성하는 단계, (j) 상기 NMOS 및 PMOS 트랜지스터용의 게이트 산화물 영역을 형성하도록 마스킹하여 상기 제 1 폴리실리콘층 및 상기 산화물층을 에칭하는 단계, (k) 상기 제 1 폴리 실리콘층 및 상기 에피택셜층상에 제 2 폴리 실리콘층을 형성하는 단계, (l) 상기 바이폴라 트랜지스터용 에미터, 베이스, 콜렉터 접점, 상기 NMOS 및 PMOS 트랜지스터용의 소오스/드레인 접점, 및 상기 NMOS 및 PMOS 트랜지스터용의 게이트 폴리 실리콘 영역을 형성하도록 마스킹하여 N-형 및 P-형 도우펀트를 상기 제 2 폴리 실리콘층내에 주입시킨 다음 상기 폴리 실리콘층을 에칭하는 단계, (m) 상기 NMOS 트랜지스터에 얇게 도우핑된 확산 영역을 형성하도록 n- 형 도우펀트를 주입하는 단계, (n) PMOS 및 바이폴라 트랜지스터용의 얇게 도우핑된 확산영역을 형성하도록 마스킹하여 붕소를 주입시키는 단계, (o) 상기 바이폴라 트랜지스터의 에미터, 베이스 콜렉터 접점, 상기 NMOS 및 PMOS 트랜지스터의 소오스/ 드레인 접점, 및 상기 NMOS 및 PMOS 트랜지스터의 폴리 실리콘 영역상에 측벽 산화물을 형성하는 단계, (P) 상기 에미터, 콜렉터 및 게이트 폴리 실리콘 영역상에 상기 측벽 산화물을 마스킹하고 노출된 영역으로부터 측벽 산화물을 제거하는 단계, (q) p-형 도우펀트를 상기 제 1 및 제 3 영역내에 주입시키는 (r) n-형 도우펀를 상기 제 2 영역내에 주입시키는 단계, (s) 고융점 금속이 실리콘과 접촉하는 금속 규소화물을 형성하도록 적어도 상기 제 1, 제 2 및 3 영역전면에 걸쳐서 고융점 금속층을 형성하고 상기 기판을 가열하는 단계, (t) 적어도 상기 제 1, 제 2 및 제 3 영역으로 부터 반응되지 않은 금속을 제거하는 단계, (u) 상기 NMOS, PMOS 및바이폴라 트랜지스터용의 상호접속 시스템을 형성하는 단계를 포함하는 방법.
    ※ 참고사항 : 최초출원내용에 의하여 공개하는 것임.
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